半导体结构及其形成方法与流程

本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。

背景技术：

随着半导体器件的元件密度和集成度的提高，晶体管的栅极尺寸也越来越小，而晶体管的栅极尺寸变短会使晶体管产生短沟道效应，进而产生漏电流，最终影响半导体器件的电学性能。

为了克服晶体管的短沟道效应、抑制漏电流，三维晶体管技术得到了发展，例如：纳米线场效应晶体管(nanowirefet)。所述纳米线场效应晶体管能够在减小晶体管尺寸的同时，克服短沟道效应，抑制漏电流。

然而，现有技术制备的纳米线器件的性能较差。

技术实现要素：

本发明解决的技术问题是提供一种半导体结构的形成方法，以提高纳米线器件的性能。

为解决上述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底；在所述基底内形成沟槽，所述沟槽底部暴露出基底；在所述沟槽内形成牺牲层；在所述牺牲层上形成纳米线，所述纳米线的材料与牺牲层的材料不同；形成所述纳米线之后，去除所述牺牲层，使所述纳米线到沟槽的底部有间隙；去除所述牺牲层之后，形成包围纳米线的栅极结构。

可选的，所述沟槽的形成步骤包括：在所述基底上形成第一掩膜层，所述第一掩膜层内具有掩膜开口，所述掩膜开口暴露出部分基底的顶部表面；以所述掩膜层为掩膜，刻蚀所述基底，形成所述沟槽。

可选的，以所述第一掩膜层为掩膜刻蚀所述基底的工艺包括：干法刻蚀工艺、湿法刻蚀工艺或者干法刻蚀工艺与湿法刻蚀工艺相结合的工艺；所述干法刻蚀工艺包括：各向异性干法刻蚀工艺；所述各向异性干法刻蚀工艺的参数包括：刻蚀气体包括cf4、hbr、sf6，cl2中的一种或者多种组合。

可选的，所述纳米线的形成步骤包括：在所述掩膜开口内形成纳米线膜；在所述第一掩膜层上和部分纳米线膜上形成第二掩膜层；以所述第二掩膜层为掩膜，刻蚀所述纳米线膜，直至暴露出牺牲层的顶部表面，形成所述纳米线；所述纳米线位于掩膜开口内，且所述纳米线两端与第一掩膜层的侧壁相接触。

可选的，所述纳米线膜的材料包括：硅、碳化硅、硅锗、硅氮或者硅锗锡；所述纳米线膜的形成工艺包括：第二外延生长工艺。

可选的，所述纳米线膜的材料为硅时，所述第二外延生长工艺的参数包括：外延气体包括硅烷，温度为700摄氏度～800摄氏度，时间为20分钟～50分钟。

可选的，形成所述栅极结构之后，还包括：去除所述第一掩膜层，暴露出基底的顶部表面；去除所述第一掩膜层之后，在所述栅极结构两侧的基底上形成源漏掺杂层，所述源漏掺杂层与纳米线两端的侧壁相接触。

可选的，所述沟槽的深度为100纳米～300纳米，所述沟槽的顶部为长方形，所述长方形的长度为10纳米～40纳米，所述长方形的宽度为30纳米～200纳米。

可选的，所述牺牲层的形成工艺包括：第一外延生长工艺；所述牺牲层的材料为单晶半导体材料；所述单晶半导体材料包括：硅、碳化硅、硅锗、硅氮或者硅锗锡。

可选的，所述牺牲层的材料为碳化硅时，所述第一外延生长工艺的参数包括：碳硅的摩尔比为1％～10％，温度为700摄氏度～800摄氏度，时间为20分钟～50分钟。

可选的，所述牺牲层的材料为硅锗时，所述第一外延生长工艺的参数包括：锗硅的摩尔比20％～50％，温度为700摄氏度～800摄氏度，时间为20分钟～50分钟。

可选的，去除所述牺牲层的工艺包括：干法刻蚀工艺、湿法刻蚀工艺或者干法刻蚀工艺与湿法刻蚀工艺相结合的工艺；所述干法刻蚀工艺包括：各向异性干法刻蚀工艺。

可选的，所述牺牲层的材料为碳化硅时，所述各向异性干法刻蚀工艺的参数包括：刻蚀气体包括sf6，压力为4毫托～50毫托，频率为12兆赫～14兆赫，射频功率为350瓦～600瓦。

可选的，所述牺牲层的材料为硅锗时，所述各向异性干法刻蚀工艺的参数包括：刻蚀气体包括sf6，压力为4毫托～50毫托，频率为12兆赫～14兆赫，射频功率为350瓦～600瓦。

可选的，在去除牺牲层的过程中，所述牺牲层与纳米线的刻蚀选择比为：4:1～8:1。

可选的，形成所述纳米线之后，去除所述牺牲层之前，还包括：对所述纳米线进行离子注入；所述离子注入工艺的参数包括：注入离子包括碳离子或者氟离子，注入剂量为0.5e14atm/cm²～2e15atm/cm²。

可选的，所述注入离子为碳离子时，所述离子注入工艺之后，对所述纳米线进行退火处理；所述退火处理的参数包括：退火温度为900摄氏度～1100摄氏度，时间为10秒～50秒。

可选的，形成所述沟槽之后，形成所述牺牲层之前，还包括：对所述沟槽的侧壁和底部进行氧化处理，在所述沟槽的侧壁和底部形成氧化层；去除沟槽底部的氧化层，暴露出沟槽底部的基底。

可选的，所述牺牲层的形成工艺包括：第一外延生长工艺；所述牺牲层位于沟槽内，且覆盖所述氧化层。

相应的，本发明还提供一种采用上述方法形成的一种半导体结构。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

本发明技术方案提供的半导体结构的形成方法中，所述沟槽用于容纳牺牲层，所述沟槽的尺寸较小，使得牺牲层的尺寸也较小，使得后续去除牺牲层所需的时间较短。并且，由于纳米线的材料与牺牲层的材料不同，使得所述纳米线与牺牲层具有较高的刻蚀选择比，使得去除所述外延层较彻底，且对纳米线底部表面的损伤较小，使得所述纳米线底部表面的缺陷也较少。而所述纳米线在所述牺牲层上形成，可通过控制工艺参数，使得纳米线的顶部表面的缺陷较少，因此，有利于提高纳米线器件的性能。

进一步，由于所述牺牲层的材料为单晶半导体材料，所述单晶半导体材料可作为晶体管的沟道，因此，在去除所述牺牲层的过程中，即使在纳米线底部表面残留少量的牺牲层，残留的牺牲层对纳米线的性能影响也较小，有利于进一步降低对纳米线底部的损伤。

进一步，纳米线膜的材料包括：硅、碳化硅、硅锗、硅氮或者硅锗锡，所述纳米线膜用于形成纳米线，因此，有利于形成不同的纳米线。而所述纳米线作为纳米线器件的沟道，因此，有利于形成不同的晶体管沟道，以满足不同纳米线器件的性能要求。

进一步，所述沟槽用于容纳牺牲层，由于所述沟槽的尺寸较小，因此，牺牲层的尺寸较小，有利于降低后续去除牺牲层的时间和成本。

进一步，对所述纳米线进行离子注入工艺，由于所述注入离子能够与纳米线中的缺陷形成团簇，且所述注入离子能够抑制后续形成的源漏掺杂区中的杂质向沟道区扩散，从而使得纳米线具有更高的沟道迁移率和短沟道效应的有效控制，因此，有利于提高纳米线的性能。

附图说明

图1至图3是一种半导体结构的形成方法各步骤的结构示意图；

图4至图19是本发明半导体结构的形成方法一实施例各步骤的结构示意图。

具体实施方式

正如背景技术所述，现有技术中的纳米线器件的性能较差。

图1至图3是一种半导体结构的形成方法各步骤的结构示意图。

请参考图1，提供半导体衬底(图中未标出)，所述半导体衬底为绝缘体上硅(soi)衬底，所述半导体衬底包括：基底110、位于基底110表面的绝缘层111以及位于绝缘层111表面的硅层112。

请参考图2，在所述硅层112和绝缘层111内形成暴露出基底110的若干平行排列的开口113。

请参考图3，去除相邻开口113(见图2)之间的绝缘层111，形成悬空于基底110上方的纳米线112a，且所述纳米线112a两端由未形成开口113的硅层112支撑。

然而，采用上述方法制备的半导体结构性能较差，原因在于：

上述方法中，采用绝缘体上硅衬底作为半导体衬底，而所述soi衬底通常采用智能剥离(smartcut)工艺制备得到，所述智能剥离工艺形成所述soi的步骤包括：提供基底110和硅片，所述硅片上具有绝缘层111；将氢离子通过绝缘层111注入到部分硅片内；将所述绝缘层111和基底110进行清洗后，将所述绝缘层111与基底110进行粘合；对所述基底110和硅片进行高温退火，利用所注入的氢离子使得硅片分裂成硅层112和第一硅片，其中与绝缘层111相粘合的硅层112与绝缘层111、基底110形成soi衬底，所述硅层112作为soi衬底的顶层硅层，所述基底110作为soi衬底的衬底硅层。

然而，采用智能剥离工艺形成soi衬底过程中，由于所述硅层112是通过注入氢离子退火形成的微气泡后，将硅片撕裂形成的，而氢离子的注入深度难以保证完全相同，使得所形成的硅层112的厚度均匀性较差，且所述硅层112的撕裂表面的粗糙度很大，缺陷较多。所述硅层112用于后续形成纳米线112a，使得纳米线112a表面厚度不均匀、粗糙度较大，缺陷较多，不利于提高纳米线器件的性能。

后续通过去除相邻开口113之间的绝缘层111，形成所述纳米线112a。由于硅层112的材料为：硅，绝缘层111的材料为：氧化硅，当硅层112与绝缘层111相接触时，硅层112中的离子与绝缘层111中的离子会发生相互扩散，使得硅层112与绝缘层111相贴合的表面具有少量的绝缘层111，使得去除绝缘层111之后，硅层112的底部表面仍残留少量的绝缘层111。所述绝缘层111的材料包括：氧化硅，氧化硅不能作为纳米线器件的沟道，因此，纳米线112a表面残留少量的绝缘层111，不利于提高纳米线器件的性能。

一种降低纳米线112a表面残留绝缘层111的方法包括：对相邻开口113之间的绝缘层111进行过刻蚀。然而，由于硅层112作为soi衬底的顶层硅，硅层112的厚度较薄，所述硅层112用于形成纳米线112a，因此，纳米线112a的厚度较薄。若对相邻开口113之间的绝缘层111进行过刻蚀，使得纳米线112a的厚度进一步减小，并且纳米线112a的材料包括硅，硅的质地较脆，因此，对相邻开口113之间的绝缘层111进行过刻蚀，虽然能够保证完全去除相邻开口113之间的绝缘层111，但是，所形成的纳米线112易发生断裂，不利于后续形成纳米线器件。

为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：形成所述沟槽；在所述沟槽内形成所述牺牲层；在所述牺牲层上形成纳米线，所述纳米线的材料与牺牲层的材料不同。所述方法形成的纳米线器件中的纳米线表面的缺陷较少。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图4至图19是本发明半导体结构的形成方法一实施例各步骤的结构示意图。

请参考图4，提供基底200。

在本实施例中，所述基底200为硅衬底。在其他实施例中，所述基底的材料包括：硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅(soi)衬底、绝缘体上锗(goi)衬底、玻璃衬底或iii-v族化合物衬底，例如氮化镓或砷化镓等。

所述基底200表面具有第三掩膜层201，所述第三掩膜层201顶部暴露出部分衬底200的顶部表面。

在本实施例中，所述第三掩膜层201的材料为：氮化硅。所述第三掩膜层201的形成工艺包括：流体化学气相沉积工艺。在其他实施例中，所述第三掩膜层的材料包括：非晶硅或者氮化钛。所述第三掩膜层的形成工艺包括：等离子化学气相沉积工艺或者原子层沉积工艺。

所述第三掩膜层201用于后续形成隔离沟槽时作掩膜。

请继续参考图4，以所述第三掩膜层201为掩膜，刻蚀部分所述基底200，形成隔离沟槽202。

以所述第三掩膜层201为掩膜刻蚀部分所述基底200的工艺包括：干法刻蚀工艺、湿法刻蚀工艺或者干法刻蚀工艺与湿法工艺相结合的工艺。

所述隔离沟槽202用于后续容纳隔离结构。

请参考图5，在所述隔离沟槽202(见图4)内形成隔离结构203，所述隔离结构203的顶部表面暴露掩膜层201的顶部表面；形成所述隔离结构203之后，去除所述第三掩膜层201，暴露出衬底200的顶部表面。

所述隔离结构203的形成步骤包括：在所述隔离沟槽202内以及第三掩膜层201上形成隔离结构膜；平坦化所述隔离结构膜，直至暴露出第三掩膜层201的顶部表面，在所述隔离沟槽202内形成隔离结构203。

所述隔离结构膜的材料包括：氧化硅。

所述隔离结构膜的形成工艺包括：化学气相沉积工艺。

所述隔离结构203用于实现半导体器件之间的电隔离。

去除所述第三掩膜层201的工艺包括：干法刻蚀工艺、湿法刻蚀工艺或者干法刻蚀工艺与湿法工艺相结合的工艺。

请参考图6，去除所述第三掩膜层201之后，在所述衬底200上形成第一掩膜层204，所述第一掩膜层204上具有掩膜开口(图中未标出)，所述掩膜开口暴露出衬底200的部分表面；以所述第一掩膜层204为掩膜，刻蚀所述衬底200，在所述衬底200内形成沟槽205。

所述第一掩膜层204的材料包括：氮化硅。所述第一掩膜层204的形成工艺包括：化学气相沉积工艺。

以所述第一掩膜层204为掩膜刻蚀所述基底200的工艺包括：干法刻蚀工艺、湿法刻蚀工艺或者干法刻蚀工艺与湿法刻蚀工艺相结合的工艺；所述干法刻蚀工艺包括：各向异性干法刻蚀工艺。

在本实施例中，以所述第一掩膜层204为掩膜刻蚀所述基底200的工艺包括：各向异性干法刻蚀工艺，所述各向异性干法刻蚀工艺的参数包括：刻蚀气体包括cf4，hbr，sf6，cl2中的一种或者多种组合。

所述沟槽205的深度为：100纳米～300纳米，所述沟槽205顶部为长方形，所述长方形的长度10纳米～40纳米，所述长方形的宽度为30纳米～200纳米。所述沟槽205用于后续容纳牺牲层，所述沟槽205的尺寸较小，使得牺牲层的尺寸较小，有利于降低后续去除牺牲层的时间和成本。

在本实施例中，形成所述沟槽205之后，在所述沟槽205内形成牺牲层之前，还包括：对所述沟槽205的侧壁和底部进行氧化处理，在所述沟槽205的侧壁和底部形成氧化层；去除沟槽205底部的氧化层，暴露出沟槽205底部的基底200。具体请参考图7至图8。

在其他实施例中，形成所述开口之后，直接在所述开口内形成外延层。

请参考图7，对所述沟槽205的侧壁和底部进行氧化处理，在所述沟槽205的侧壁和底部形成氧化层206。

所述氧化层206的材料包括：氧化硅。

在本实施例中，所述氧化层206的形成工艺为：流体化学气相沉积工艺。在其他实施例中，所述氧化层的形成工艺包括：原子层沉积工艺。

所述氧化层206用于后续去除沟槽205内的牺牲层时对沟槽205侧壁的基底200进行保护。

请参考图8，去除沟槽205底部的氧化层206，暴露出沟槽205底部的基底200。

去除沟槽205底部的氧化层206的工艺包括：各向异性干法刻蚀工艺。

去除沟槽205底部的氧化层206的目的在于：暴露出沟槽205底部的基底200，有利于后续在沟槽205底部的基底200上形成牺牲层。

请参考图9，在所述沟槽205内形成外延层207。

在本实施例中，所述沟槽205的侧壁具有氧化层206，因此，所述牺牲层207的侧壁还覆盖氧化层206。

在其他实施例中，所述沟槽的侧壁为基底，所述牺牲层还覆盖开口侧壁基底。

所述牺牲层207的材料为单晶半导体材料，所述单晶半导体材料包括：硅锗、硅、碳化硅、硅氮或者硅锗锡。

在本实施例中，所述牺牲层207的材料为：硅锗。在其他实施例中，所述牺牲层207的材料包括：硅、碳化硅、硅氮或者硅锗锡。

所述牺牲层207的形成工艺包括：第一外延生长工艺。

在本实施例中，所述牺牲层207的材料为硅锗，所述第一外延生长工艺的参数为：锗硅的摩尔比为20％～50％，温度为700摄氏度～800摄氏度，时间为20分钟～50分钟。

在其他实施例中，所述牺牲层的材料为碳化硅，所述第一外延生长工艺的参数包括：碳硅的摩尔比为1％～10％，温度为700摄氏度～800摄氏度，时间为20分钟～50分钟。

在本实施例中，所述氧化层206的材料为氧化硅，所述牺牲层207的材料为硅锗，所述牺牲层207与氧化层206的材料不同，因此，所述牺牲层207与氧化层206具有不同的刻蚀选择比，使得后续去除牺牲层207时，所述氧化层206能够对沟槽205侧壁的基底200进行保护，使得沟槽205侧壁的基底200受到的损伤较小，有利于提高半导体器件的性能。

形成所述牺牲层207之后，在所述牺牲层207上形成纳米线。具体请参考图10至13。

请参考图10和11，图10为图11沿aa1方向的剖面示意图，图11是图10的俯视图，在所述第一掩膜开口204内形成纳米线膜208，所述纳米线膜208的材料与牺牲层207的材料不同。

在本实施例中，所述纳米线膜208的材料为硅。在其他实施例中，所述纳米线膜的材料包括：碳化硅、硅锗、硅氮或者硅锗锡。

所述纳米线膜208用于后续形成纳米线，且所述纳米线膜208的材料多样，因此，有利于形成不同的纳米线。而所述纳米线作为纳米线器件的沟道，因此，有利于形成不同的晶体管沟道，以满足不同纳米线器件的性能要求。

在本实施例中，所述纳米线膜208的形成工艺为：第二外延生长工艺。所述第二外延生长工艺的参数包括：外延气体包括硅烷，温度为700摄氏度～800摄氏度，时间为20分钟～50分钟。在其他实施例中，所述纳米线膜的形成工艺包括：化学气相沉积工艺。

在本实施例中，所述牺牲层207的材料为单晶半导体材料，因此，所述牺牲层207材料的晶格完美，使得通过第二外延生长工艺在所述牺牲层207上形成的纳米线膜208表面的缺陷较少，且纳米线膜208的厚度均匀性较好。所述纳米线膜208用于后续形成纳米线，因此，纳米线表面的缺陷较少，有利于提高纳米线器件的性能。

另外，采用第二外延生长工艺形成所述纳米线膜208的厚度可根据纳米线器件对纳米线尺寸的要求灵活设计，因此，采用第二外延生长工艺可形成不同厚度的纳米线膜208以满足不同纳米线器件的要求。

所述纳米线膜208用于后续形成纳米线，由于所述纳米线膜208的材料与牺牲层207的材料不同，因此，纳米线的材料与牺牲层207的材料不同，使得纳米线与牺牲层207具有不同的刻蚀选择比，有利于减少后续去除牺牲层207时对纳米线造成损伤。并且，由于牺牲层207的材料为单晶半导体材料，所述单晶半导体材料也可作为晶体管的沟道，因此，在去除所述牺牲层207时，即使在纳米线上残留少量的牺牲层207，残留的牺牲层207对纳米线性能的影响较小，因此，有利于进一步降低去除所述牺牲层207时对纳米线造成损伤。

请参考图12和13，图12是图13的俯视图，图13为图12沿bb1线方向的剖面示意图，图形化所述纳米线膜208，形成纳米线209。

所述纳米线209的形成步骤包括：在所述第一掩膜层204和部分纳米线膜208上形成第二掩膜层；以所述第二掩膜层为掩膜，刻蚀所述纳米线膜208，直至暴露出牺牲层207的顶部表面，形成所述纳米线209。

所述纳米线209位于掩膜开口内，且所述纳米线209两端与第一掩膜层204的侧壁相接触。

刻蚀所述纳米线膜208的工艺包括：干法刻蚀工艺、湿法刻蚀工艺或者干法刻蚀工艺与湿法刻蚀工艺相结合的工艺。

在本实施例中，所述纳米线209的材料为硅，牺牲层207的材料为硅锗，所述纳米线209的材料与外延层207的材料不同，使得所述纳米线209与外延层207具有不同的刻蚀选择比，且所述牺牲层207的材料也为半导体材料，即使纳米线209表面有少量的牺牲层207残留，残留的牺牲层207也能作为纳米线器件的沟道，因此，有利于后续去除牺牲层207时减少对纳米线的损伤。

在其他实施例中，所述纳米线的材料包括：碳化硅、硅锗、硅氮或者硅锗锡，牺牲层的材料包括：硅、碳化硅、硅锗、硅氮或者硅锗锡。所述牺牲层和纳米线的材料不同，使得所述牺牲层与纳米线具有不同的刻蚀选择比，且所述牺牲层的材料也为半导体材料，即使纳米线表面有少量的牺牲层残留，残留的牺牲层也能作为纳米线器件的沟道，因此，有利于后续去除外延层时减少对纳米线的损伤。

形成所述纳米线209之后，对所述纳米线209进行退火处理。所述退火处理的工艺包括：退火温度为650摄氏度～1150摄氏度，退火时间为5秒～5小时，气压为0托～760托，保护气体为惰性气体或者氢气中的一种，且所述惰性气体包括氩气、氦气或者氖气。经热退火后，所述纳米线209的表面光滑，则所形成的晶体管的漏电流减小，同时纳米线209的尺寸容易控制，因此，所形成的晶体管的性能良好。

请参考图14，对所述纳米线209进行离子注入。

在本实施例中，形成所述纳米线209之后，对所述纳米线209进行离子注入。在其他实施例中，形成所述纳米线膜之后，形成所述纳米线之前，对所述纳米线膜进行离子注入。

在本实施例中，所述离子注入工艺的参数包括：注入离子为碳离子，注入剂量为0.5e14atm/cm²～2e15atm/cm²。在其他实施例中，所述离子注入工艺的参数包括：注入离子为氟离子，注入剂量为0.5e14atm/cm²～2e15atm/cm²。

由于注入离子能够与纳米线209中的缺陷形成团簇，且所述注入离子能够抑制后续形成的源漏掺杂区中的杂质向沟道区扩散，从而使得纳米线209具有更高的沟道迁移率和短沟道效应的有效控制，因此，有利于提高纳米线209的性能。

在本实施例中，所述离子注入之后，对所述纳米线209进行退火处理，所述退火处理的参数包括：退火温度为900摄氏度～1100摄氏度，时间为10秒～50秒。

在其他实施例中，所述离子注入工艺之后，不对纳米线进行退火处理。

在本实施例中，所述纳米线209的材料为硅，注入离子为碳离子，所述退火处理使得碳离子易与硅离子结合形成碳化硅。由于碳化硅具有较好的耐高压特性，因此，所述退火处理使得纳米线209具有较好的耐高压特性。

请参考图15，所述离子注入工艺之后，在所述纳米线209和部分牺牲层207上形成侧墙210。

需要说明的是，图15是在图14的基础上的结构示意图，且图15与图14的剖面方向一致。

所述侧墙210的形成步骤包括：在所述纳米线209、第一掩膜层204以及部分牺牲层207上以及掩膜开口的侧壁形成侧墙膜；去除第一掩膜层204、部分纳米线209和部分牺牲层207上的侧墙膜，形成所述侧墙210。

所述侧墙膜的材料包括：氮化硅。相应的，侧墙210的材料包括：氮化硅。所述侧墙膜的形成工艺包括：化学气相沉积工艺。所述侧墙210用于定义后续形成的源漏掺杂区的位置。

请参考图16，形成所述侧墙210之后，去除牺牲层207，使纳米线209到沟槽205底部有间隙。

去除所述牺牲层207的工艺包括：干法刻蚀工艺、湿法刻蚀工艺或者干法刻蚀工艺与湿法刻蚀工艺相结合的工艺；所述干法刻蚀工艺包括：各向异性干法刻蚀工艺。

在本实施例中，所述牺牲层207的材料为：硅锗，所述各向异性干法刻蚀工艺的参数包括：刻蚀气体包括：sf6，压力为4毫托～50毫托，频率为12兆赫～14兆赫，射频功率为350瓦～600瓦。

在其他实施例中，所述牺牲层的材料包括：碳化硅，所述各向异性干法刻蚀工艺的参数包括：刻蚀气体包括：sf6，压力为4毫托～50毫托，频率为12兆赫～14兆赫，射频功率为350瓦～600瓦。

所述牺牲层207与纳米线209的刻蚀选择比为：4:1～8:1，选择所述牺牲层207与纳米线209的刻蚀选择比的意义在于：若所述牺牲层207与纳米线209的刻蚀选择比小于4:1，使得在去除牺牲层207时，易对纳米线209造成损伤，使得纳米线209底部表面的缺陷较多，不利于提高纳米线器件的性能；若所述牺牲层207与纳米线209的刻蚀选择比大于8:1，使得形成所述牺牲层207的难度较大。

由于所述牺牲层207与纳米线209具有较大的刻蚀选择比，使得在去除牺牲层207时，对纳米线209的损伤较小。并且，所述牺牲层207的材料是单晶半导体材料，因此，在纳米线209表面残留部分的牺牲层207也是容许的，残留在纳米线209表面的牺牲层207也可作为纳米线器件的沟道，因此，在去除牺牲层207时，对纳米线209的损伤较小，使得纳米线209表面的缺陷较少，有利于提高纳米线器件的性能。

在本实施例中，完全去除所述牺牲层207。在其他实施例中，去除部分所述牺牲层。

请参考图17，去除所述牺牲层207之后，形成包围纳米线209的栅极结构。

所述栅极结构包括：栅介质层(图中未标出)以及位于栅介质层上的栅极层211。

所述栅极结构的形成步骤包括：在所述纳米线209上形成栅介质层；在所述栅介质层上和沟槽205内形成栅极层211。

所述栅介质层的材料包括：氧化硅，所述栅介质层的形成工艺包括：流体化学气相沉积工艺。所述栅极层211的材料包括：硅，所述栅极层211的形成工艺包括：流体化学气相沉积工艺。

请参考图18，形成所述栅极结构之后，去除所述第一掩膜层204，暴露出基底200的顶部表面。

去除所述第一掩膜层204的工艺包括：干法刻蚀工艺、湿法刻蚀工艺或者湿法刻蚀工艺与干法刻蚀工艺相结合的工艺。

去除所述第一掩膜层204暴露出基底200的顶部表面，有利于后续在栅极膜211和侧墙210两侧的基底200内形成源漏掺杂区。

请参考图19，去除所述第一掩膜层204之后，在所述栅极结构和侧墙210两侧的基底200上形成源漏掺杂层212，所述源漏掺杂层212与纳米线209两端的侧壁相接触。

所述源漏掺杂层212的形成步骤包括：在所述栅极结构和侧墙210两侧的基底200上分别形成开口；在所述开口内形成所述源漏掺杂层212。

所述源漏掺杂层212层的材料和掺杂离子均与晶体管的类型相关，若所述晶体管为pmos晶体管时，所述源漏掺杂层212的材料为：硅锗或者硅，所述掺杂离子为：p型离子，如：硼离子。若所述晶体管为nmos晶体管时，所述源漏掺杂层212的材料为碳化硅或者硅，所述掺杂离子为：n型离子，如：磷离子、砷离子。

相应的，本实施例还提供一种采用上述方法所形成的半导体结构。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。