集成沟槽式电容器的制作方法

所公开的实施例总体涉及集成电路(ic)设计和处理领域。更具体地，而非任何限制的方式，本公开涉及集成沟槽式电容器。

背景技术：

尝试将电容器集成到用于ic的流程中时会出现许多问题。通常，在芯片的表面上使用用于电容器底板的金属-1层或金属-2层和用于顶板的tin层来构建集成电容器。这些电容器的电容密度约为1.5μf/μm²，并且可达到约8v的最高工作电压。最近，沟槽式电容器已经在衬底/外延层中形成，但是沟槽式电容器难以集成到现有的工艺流程中，并且通常需要太多额外的掩模来节省成本。需要对将电容器集成到半导体工艺流程中进行改进。

技术实现要素：

所公开的实施例注入第一掺杂剂类型(例如n+)和热驱动以形成作为重掺杂阱的底板。如果第一掺杂剂类型为与衬底和外延层不同的类型(例如，衬底/外延层为p型而阱为n+型)，则电容器被隔离；如果第一掺杂剂类型与衬底/外延层相同，则电容器未被隔离。使用单个掩模在阱中形成深沟槽，并且形成介电层(例如，通过生长热氧化物或沉积氧化物/氮化物/氮氧化物(ono)组合)。提供第二类型(可以是n+或p+)的原位掺杂(isd)多晶硅填充物以形成电容器的顶板。为了在后续处理期间保持介电层的完整性，在沟槽边缘与外延层的表面相遇处添加浅沟槽隔离(sti)。在至少一些过程中，电容器的流程是模块化的，即当需要电容器时，可以将一组步骤并入到标准流程中，以及当不需要电容器时，也可以快速移除。添加的步骤需要仅添加单个掩膜。

一方面，公开了用于在半导体工艺中提供深沟槽式电容器的方法的实施例。该方法包括在半导体晶片的第一区域中形成多个深沟槽，该第一区域具有第一类型掺杂的阱；在多个深沟槽的表面上形成介电层；沉积掺杂多晶硅层以填充多个深沟槽，该掺杂多晶硅掺杂有第二类型的掺杂剂；以及在介电层与半导体晶片的表面的交会处形成覆盖该介电层的浅沟槽隔离。

在另一方面，公开了在集成电路(ic)芯片中形成的集成电容器的实施例。集成电容器包括在外延层中形成并掺杂有第一类型掺杂剂的阱结构，该阱结构形成电容器的第一板；在阱结构中形成并且填充有掺杂有第二类型掺杂剂的多晶硅的多个深沟槽，多晶硅层通过介电层与阱结构分离；以及在ic芯片的表面处覆盖介电层的浅沟槽隔离。

附图说明

在附图的附图中通过示例而非限制的方式示出了本公开的实施例，其中，相同的附图标记表示相似的元件。应指出的是，在本公开中对“一个”实施例的不同引用不一定指的是相同的实施例，并且这样的引用可表示至少一个。此外，当结合实施例描述特定特征、结构或特性时，认为在本领域的技术人员的知识范围内结合其它实施例来实现此类特征、结构或特性，无论其它实施例是否明确描述。

附图被并入说明书并形成说明书的一部分以说明本公开的一或多个例示性实施例。本公开的各种优点和特征将从以下具体实施方式结合所附权利要求书和参考附图中理解，其中：

图1示出了根据本公开的实施例的示例集成电容器的示意图；

图2a-图2b描绘了根据本公开的单独实施例的两个不同电容器布局的顶视图；

图3a-图3j描绘了根据本公开的实施例的在提供集成电容器的过程中的各个阶段的半导体晶片；

图4a-图4e描绘了根据本公开的实施例的在半导体晶片中形成深沟槽式电容器的方法的部分；

图5描绘了传统的集成电容器的示意图；以及

图6描绘了传统的独立沟槽式电容器的示意图。

具体实施方式

现在将参考附图详细描述本发明的具体实施例。在下面对本发明的实施例的详细描述中，阐述了许多具体细节，以便更全面地理解本发明。然而，对于本领域普通技术人员显而易见的是，可在没有这些具体细节的情况下实施本发明。在其它情况下，没有详细描述众所周知的特征，以避免不必要地使描述复杂化。

首先转到图5，该图示出了传统的集成电容器500。这种类型的集成电容器在完成硅的处理之后被形成在晶片的顶部。金属底板502被形成为金属-1或金属-2层的一部分。介电层或多个介电层然后被形成在金属底板502的顶部，诸如氧化物/氮氧化物/氧化物电介质504，其可具有小于的厚度。在所示的示例中，电容器的顶板506由tin/ti/tin层形成。硬掩模508用于形成移除顶板506和电介质504的不需要部分的图案，并且可在进一步处理之前被移除。这种传统的集成电容器相对容易添加到工艺流程中，因为需要单个掩模来对电容器进行图案化。然而，由这种电容器提供的电容密度被限制在约1.5μf/μm²，并且最高工作电压约为8v。

图6描绘了传统的独立沟槽式电容器600，即作为芯片上的唯一器件的电容器。通过在硅层603中重掺杂阱602、随后沉积并图案化光致抗蚀剂层(未具体示出)、然后在阱602中蚀刻深沟槽来形成底板。然后形成介电层604。介电层604可以包括例如氧化物层或ono层，该氧化物层或ono层然后被图案化和蚀刻以移除不是电容器一部分的介电层604的部分。重掺杂多晶硅层606被沉积到沟槽中并被图案化以形成上板。在这两种情况下，掺杂区域可通过离子注入或本领域普通技术人员所熟知的其它方法形成。然后可以用钝化层608覆盖表面，并且形成和图案化金属化层。如该图所示，六个通孔610提供到上板的连接，而两个通孔612被示为连接到底板。虽然这种布局对于独立的电容器来说很好，但是难以将该工艺集成到使用sti的任何技术中，这是因为多晶硅层606的垂直形貌阻止在随后的步骤中使用化学机械抛光(cmp)。还需要三次掩模来形成电容器600，即，1)对深沟槽进行图案化，2)蚀刻电介质，以及3)蚀刻顶板，使得即使该电容器可以利用其它工艺集成，这样做也会很昂贵。

图1公开了根据本公开的实施例的可以集成到使用sti的现有工艺流程中的电容器100。在外延层(epi)104中产生电容器100，epi104在衬底102上生长，衬底102在至少一个实施例中掺杂有p型掺杂剂(例如硼)。电容器100的底板107包括掩埋层106、阱区注入物108和源极/漏极注入物(在该图中未具体示出)，其在至少一个实施例中接收n+掺杂(例如磷)。在至少一个实施例中，使用n+掺杂的注入物和热驱动来形成重掺杂的阱区注入物108。通过从衬底对阱掺杂以相反类型的掺杂，电容器100通过结点与衬底隔离。考虑到此隔离，电容器100可在任一电极上具有高电压。在至少一个实施例中，衬底102和阱区注入物108具有相同类型的掺杂，使得电容器100不与衬底102隔离。在本实施例中，电容器100的底板将被接地，并且仅顶板能够承载高电压。

深沟槽111被形成在底板107中并且内衬(line)有介电层110。使用原位掺杂，多晶硅层112被沉积以填充并过度填充深沟槽111并且例如通过cmp被平坦化。介电层110与外延层104/底板107的上部表面相交的点是脆弱的并且在后续处理期间受到损坏。为了保护这些脆弱区域，在ic表面上形成sti114，覆盖先前填充的深沟槽的侧壁。当芯片上的晶体管接收源极/漏极(s/d)注入物时，底板107和顶板112两者也将接收适当类型的s/d注入物。通孔116接触底板107以及通孔118接触顶板112以作为金属化层的一部分。

在至少一个实施例中，电容器100的形成是模块化的，并且可以插入到现有工艺中，而不会干扰流程的其它部分。在至少一个实施例中，在ic的其它部分中产生隔离区域期间形成底板107。在至少一个实施例中，结合在ic的其它区域上sti的形成一起形成sti114。在至少一个实施例中，专门用于电容器的模块化流程包括用于深沟槽蚀刻的图案的单个掩模、形成深沟槽、在深沟槽表面上形成电介质以及用掺杂多晶硅填充深沟槽以形成顶板112。以下将更详细地讨论形成电容器100的工艺。

图2a-图2b公开了电容器200的两种不同布局的顶视图。对于电容器200a，由外部矩形包围的区域表示形成底板207的阱。在本实施例中具有椭圆形横截面的深沟槽211被形成在底板207中并且包含薄的介电层210。介电层210的内部区域部分形成顶板212。源极/漏极注入物209a对电容器200a的三个边缘进行内衬，以及在深沟槽的行之间形成触点216着落在其上的条带(strip)，以提供较低的阻抗。形成顶板212的一部分的每个深沟槽211还包含触点218着落在其上的源极/漏极注入物209b的短条带，以提供较低阻抗。

电容器200b的布局类似于电容器200a的布局，底板207'围绕深沟槽211'，在本实施例中，深沟槽211'具有圆形横截面。深沟槽211'包括介电层210'和形成顶板212'的掺杂多晶硅。源极/漏极注入物209a'也对电容器200b的边缘进行内衬，尽管底板207'的内部区域具有触点216'着落在其上的源极/漏极注入物209a'的短条带，该源极/漏极注入物209a'的短条带并非像电容器200a中的连续条带那样；每个深沟槽211'还包含触点218'着落在其上的一段源极/漏极注入物209b'。

在电容器200b中，每个深沟槽与其相邻的深沟槽中的每个是等距的，这在晶片中提供减小的应力。据估计，这种布局将比电容器200a提供高约百分之二十(20％)的电容密度。与电容器200a的布局相比，电容器200b的布局的缺点在于，在每个深沟槽209'内仅存在单个触点218'着落的空间，使得在触点上可能发生的任何空隙大大降低了使用底层深沟槽的能力。电容器200a的布局具有较低的电容密度，但是为形成上板212的每个深沟槽211提供使两个触点218着落的足够的空间，并从而提供较低的多晶硅接触阻抗。

图3a-图3j示出了根据本公开的实施例的形成集成电容器的示意图示。图3a示出了将在其上形成电容器的ic的一部分。此时，在p+衬底302上生长了轻掺杂的p型外延层304，其中在p型epi层304的生长期间形成了n型掩埋层(nbl)306。此外，已经形成了n型区域，即被图案化、注入和驱动，以产生接触nbl306的n型阱(deepn)308。在一个实施例中，deepn在1×10¹⁵/cm³至2×10¹⁶/cm³的范围内掺杂，并且nbl在1×10¹⁵/cm³至4×10¹⁵/cm³的范围内掺杂。在至少一个实施例中，在ic的其它区域中使用deepn308注入物和nbl306以产生隔离区域，因此这些区域的形成已经是不一定包括电容器的流程的一部分。实际上，本申请人正在用于电容器的一个板(这里称为底板)的区域中获得“自由”掩模，该“自由”掩模可被包括在现有的掩模中，从而不需要新的掩模来产生该区域。在还没有包含这些步骤的其它实施例中，附加的掩模可能是必要的。在至少一个实施例中，这一点是可以插入现有流程中的模块化工艺的开始。

在图3b中，已经产生并图案化了覆盖的光致抗蚀剂层324，以便可以形成深沟槽。出于说明的目的，将描述两个深沟槽，但是可以形成一个或多个沟槽。光致抗蚀剂层324覆盖保护芯片表面的氧化物层320和氮化物层322。光致抗蚀剂层324还可包括高密度等离子体(hdp)氧化物硬掩模(hm)层(未具体示出)。当光致抗蚀剂层是薄的或沟槽足够深以致光致抗蚀剂层在沟槽蚀刻工艺中将被完全破坏时，使用氧化物hm。图3c示出了在各向异性蚀刻被用于形成通过氧化物hm(如果使用的话)、氮化硅层322、氧化物层320并且进入阱306/308的深沟槽311之后的晶片。应理解，尽管示出了光致抗蚀剂层324在蚀刻后仍保持完整，但光致抗蚀剂层的大部分可能已被蚀刻工艺移除。在至少一个实施例中，使用图2b的圆形沟槽布局，如果沟槽宽度约为0.9μm-1.2μm，并且沟槽间隔开约0.5μm-1.0μm。对于隔离电容器，沟槽的深度取决于隔离槽的深度。当然，根据应用需要，沟槽深度可以更深或更浅，并且适合于集成电容器的工艺的参数，例如外延层的厚度和阱的驱动条件。在隔离电容器的一个实施例中，沟槽深度可以在5μm至9μm的范围内。对于非隔离电容器，深度可以为更深的20μm。在其它实施例中，沟槽的深度可以保持相同，同时改变介电层310的厚度以改变电压。

然后移除光致抗蚀剂层324并且清洁晶片。如图3d所示，介电层310在深沟槽311的侧壁上生长或沉积。在一个实施例中，介电层310完全为氧化物；对于工作电压为5v，氧化物厚度可以为例如约以及对于工作电压为12v，厚度可以为约对于5v工作电压，氧化物的厚度可以在至的范围内。在一个实施例中，电介质310为氧化物/氮化物/氮氧化物(ono)层。在工作电压为5v的一个实施例中，热氧化物可以在沟槽侧壁上生长至约的厚度、随后氮化层沉积至约的厚度并且氮化物层的氧化形成约厚的第二氧化物层。在其它实施例中，氧化物的厚度在和之间；氮化物的厚度在和之间；并且氮氧化物的厚度在和之间。

如图3e所示，然后沉积高掺杂多晶硅层312以填充深沟槽。在至少一个实施例中，原位掺杂的p+多晶硅沉积在0.8μm至1.1μm之间的厚度并具有5×10¹⁸/cm³-1×10²⁰/cm³的掺杂水平。掺杂多晶硅被沉积以完全填充并过填充沟槽。然后通过诸如cmp或回蚀刻的平面化程序移除过填充的多晶硅。在一个实施例中，cmp之后为湿氮化物条。在至少一个实施例中，尽管还没有完成电容器，但是该点是模块化工艺的结束，其可被插入到流程中以形成电容器。应理解，尽管进一步的处理步骤可提供电容器的另外元件，但是这些处理步骤为形成芯片上其它地方所需的结构的基本流程的一部分。

现在参考图3f，在晶片表面上形成另一光致抗蚀剂层326，并对其进行图案化以暴露要蚀刻sti沟槽的区域。sti沟槽被蚀刻到晶片表面(未具体示出)中，之后移除光致抗蚀剂层326。典型的sti沟槽深度约为250nm至375nm。参见图3g，在sti沟槽的暴露表面上生长或沉积衬里氧化物(未具体示出)，并且使用化学气相沉积(cvd)用hdp氧化物来过填充沟槽。最后，使用cmp对hdp氧化物进行平面化，以完成sti沟槽314的形成。

在处理的稍后点处，在ic上形成源极/漏极区域；电容器接收这些注入物以完成电容器的掺杂。如图3h所示，光致抗蚀剂328被沉积在晶片上并用n型源极/漏极图案来图案化，并且晶片被注入诸如磷的n型掺杂剂以形成区域329。如图3i所示，在移除图案之后，光致抗蚀剂层330被沉积在晶片上并用p型源极/漏极图案来图案化，并且晶片被注入诸如硼的p型掺杂剂以形成区域331。一旦移除了光致抗蚀剂层，就将源极/漏极注入物退火。也形成了用于底板和顶板两者的接触区域，但是在这些图中没有具体示出。这些步骤完成电容器的形成，这在执行任何进一步的处理之前在图3j中可以看到。应理解，根据芯片上期望的其它部件，将在ic上继续进行其它处理。

图4a-图4e描绘了根据本公开的实施例的集成电容器的形成的简化流程图400。在图4a中，方法400a开始于在半导体芯片的第一区域中形成(405)多个深沟槽，第一区域具有第一类型掺杂的阱，并继续在多个深沟槽的表面上形成(410)介电层。然后，该方法沉积(415)掺杂多晶硅层以填充多个深沟槽，掺杂多晶硅掺杂有第二类型的掺杂剂，并且在电介质与半导体晶片的表面的交点处形成(420)覆盖介电层的浅沟槽隔离。在执行图4a的要素之前，方法400b包括形成(425)第一区域，即，注入掺杂剂并将掺杂剂热驱动深入硅中以形成阱。

在形成浅沟槽隔离之后，方法400c在半导体上执行(430)化学机械抛光(cmp)。方法400d向第一区域提供(435)第一类型掺杂剂的源极/漏极注入物，并向掺杂多晶硅层提供(440)第二类型掺杂剂的源极/漏极注入物。方法400e还提供(445)到第一区域和到多晶硅层的触点。

本申请人已经公开了可以集成到现有半导体处理器流程中的电容器。所公开的实施例可以在使用掩埋层和阱组合以用于进行隔离的技术中实现。电容器密度可以高达tin电容器的十倍，例如15μf/μm²，并且在该过程中仅添加单个掩模。至少一些公开的实施例可以支持12v和甚至是20v的应用。

尽管已经详细地示出和描述了各种实施例，但是权利要求不限于任何特定的实施例或示例。上述具体实施方式都不应被视为暗示任何特定的部件、要素、步骤、作用或功能是必要的，使得它必须被包含在权利要求的范围内。除非明确表示，否则单数引用元素并不意味着“唯一”，而是指“一个或多个”。与本领域普通技术人员已知的上述实施例的元件相当的所有结构和功能通过引用明确地并入本文，并且旨在被本权利要求所涵盖。因此，本领域技术人员应认识到，本文所述的示例性实施例可以在所附权利要求的精神和范围内进行各种修改和变更。