半导体装置、半导体装置的制造方法和显示装置与流程

本技术涉及一种具有薄膜晶体管(TFT：Thin Film Transistor)的半导体装置及其制造方法，和使用该半导体装置的显示装置。

背景技术：

具有TFT的半导体装置，例如作为显示装置等的驱动电路使用(例如，专利文献1)。

现有技术文献

专利文献

专利文献1：日本特开2010-161382号公报

技术实现要素：

在这样的半导体装置中，期望抑制多个TFT之间的特性变化而使特性均一化，并且提高可靠性。

期望提供一种可以使特性均一化，并且提高可靠性的半导体装置、半导体装置的制造方法和显示装置。

本技术的一种实施方式的半导体装置具备：基板；第一晶体管，在基板上依次具有包括多晶硅的第一半导体层和与第一半导体层对向的第一栅电极；以及第二晶体管，在基板上依次具有包括氧化物半导体的第二半导体层和与第二半导体层对向的第二栅电极。

本技术的一种实施方式的显示装置具备：半导体装置；以及显示元件层，设置在半导体装置上，并且包括多个像素。半导体装置包括：基板，第一晶体管，在基板上依次具有包括多晶硅的第一半导体层和与第一半导体层对向的第一栅电极；以及第二晶体管，在基板上依次具有包括氧化物半导体的第二半导体层和与第二半导体层对向的第二栅电极。

在本技术的一种实施方式的半导体装置和显示装置中，第一晶体管的第一半导体层包括多晶硅，第二晶体管的第二半导体层包括氧化物半导体。因此，与由多晶硅构成所有的晶体管的半导体层的情况相比，可以抑制特性的变化。另外，与由氧化物半导体构成所有的晶体管的半导体层的情况相比，可以抑制特性的劣化。

本技术的一种实施方式的半导体装置的制造方法包括：在基板上，依次设置包括多晶硅的第一半导体层和与第一半导体层对向的第一栅电极，从而形成第一晶体管；以及在基板上，依次设置包括氧化物半导体的第二半导体层和与第二半导体层对向的第二栅电极，从而形成第二晶体管。

在本技术的一种实施方式的半导体装置的制造方法中，第一晶体管的第一半导体层以包括多晶硅的方式形成，第二晶体管的第二半导体层以包括氧化物半导体的方式形成。因此，与由多晶硅构成所有的晶体管的半导体层的情况相比，可以抑制特性的变化。另外，与由氧化物半导体构成所有的晶体管的半导体层的情况相比，可以抑制特性的劣化。

根据本技术的一种实施方式的半导体装置、半导体装置的制造方法和显示装置，第一晶体管的第一半导体层包括多晶硅，第二晶体管的第二半导体层包括氧化物半导体。因此，可以使特性均一化，并且提高可靠性。再有，不一定限定于这里所记载的效果，也可以是本公开中记载的任何一个效果。

附图说明

图1是表示本技术的一种实施方式的显示装置的概略结构的截面模式图。

图2是表示图1所示的半导体装置的结构的截面图。

图3是表示图1所示的显示装置的像素电路的结构的图。

图4A是表示图2所示的第一晶体管和第二晶体管的制造方法的一个工序的截面模式图。

图4B是表示图2所示的储存电容器的制造方法的一个工序的截面模式图。

图5A是表示继图4A之后的一个工序的截面模式图。

图5B是表示继图4B之后的一个工序的截面模式图。

图6A是表示继图5A之后的一个工序的截面模式图。

图6B是表示继图5B之后的一个工序的截面模式图。

图7A是表示继图6A之后的一个工序的截面模式图。

图7B是表示继图6B之后的一个工序的截面模式图。

图8A是表示继图7A之后的一个工序的截面模式图。

图8B是表示继图7B之后的一个工序的截面模式图。

图9A是表示继图8A之后的一个工序的截面模式图。

图9B是表示继图8B之后的一个工序的截面模式图。

图10A是表示继图9A之后的一个工序的截面模式图。

图10B是表示继图9B之后的一个工序的截面模式图。

图11是表示继图9A之后的一个工序的一个例子的截面模式图。

图12是表示变形例1的像素电路的结构的图。

图13是表示变形例2的像素电路的结构的图。

图14是表示变形例3的半导体装置的结构的截面图。

图15是表示图14所示的半导体装置的电路结构的图。

图16是表示显示装置的功能结构的方框图。

图17是表示摄像装置的结构的方框图。

图18是表示电子设备的结构的方框图。

具体实施方式

以下，对本技术的实施方式，参照附图进行详细说明。再有，说明按以下的顺序进行。

1.实施方式(在像素电路中具有第一晶体管和第二晶体管的显示装置)

2.变形例1(将第一晶体管用于驱动晶体管，第二晶体管用于写入晶体管的例子)

3.变形例2(像素电路由3Tr1C构成的例子)

4.变形例3(具有逆变器的例子)

5.显示装置的功能结构例子

6.摄像装置的例子

7.电子设备的例子

<实施方式>

[结构]

图1示意性地表示本技术的一种实施方式的显示装置(显示装置1)的截面构成。显示装置1是例如有机电致发光(EL：Electro-Luminescence)装置，在半导体装置10上具备显示元件层20。显示元件层20包括多个像素，并且该多个像素的像素电路设置在半导体装置10中。

图2表示半导体装置10的结构。半导体装置10在基板11上具有第一晶体管Tr1、第二晶体管Tr2和储存电容器Cs。第一晶体管Tr1和第二晶体管Tr2是例如n沟道MOS型或p沟道MOS型的TFT。

第一晶体管Tr1在基板11上依次具有：隔着UC(Under Coat)膜12设置的第一半导体层13，和隔着第一绝缘膜14与第一半导体层13对向的第一栅电极15。也就是说，第一晶体管Tr1是顶栅型TFT。第一栅电极15被第二绝缘膜16覆盖。第一半导体层13电连接有第一源·漏电极19A、19B。

第二晶体管Tr2在第二绝缘膜16上依次具有：第二半导体层17，和隔着第三绝缘膜18与第二半导体层17对向的第二栅电极19。也就是说，第二晶体管Tr2是顶栅型TFT。第二栅电极19被层间绝缘膜21覆盖。第二半导体层17电连接有第二源·漏电极22A、22B。

储存电容器Cs在UC膜12上依次具有：第一电极13L、第二电极15U和第三电极19U，并且第三电极19U电连接于第一电极13L。这些第一电极13L、第二电极15U和第三电极19U具有俯视时互相重叠的部分。也就是说，储存电容器Cs是在电连接的第一电极13L与第三电极19U之间挟持有第二电极15U的堆栈结构的电容元件。在第一电极13L与第二电极15U之间，设置有第一绝缘膜14；在第二电极15U与第三电极19U之间，设置有第二绝缘膜16和第三绝缘膜18。第三电极19U被层间绝缘膜21覆盖。

基板11由例如玻璃、石英、硅、树脂材料或金属板等构成。作为树脂材料，可以列举：例如PET(聚对苯二甲酸乙二酯)、PI(聚酰亚胺)、PC(聚碳酸酯)或PEN(聚萘二甲酸乙二酯)等。

UC膜12防止例如钠离子等物质从基板11向上层移动，由氮化硅(SiN)膜和氧化硅(SiO2)膜等绝缘材料构成。也可以层叠多层膜构成UC膜12。UC膜12的厚度为例如300nm左右。也可以例如在基板11上依次层叠厚度为150nm的氮化硅膜和厚度为150nm的氧化硅膜来构成UC膜12。UC膜12设置在基板11的整个表面上。

(第一晶体管Tr1)

第一半导体层13设置在UC膜12上的选择性的区域。第一半导体层13由多晶硅(Poly-silicon)构成，优选地由低温多晶硅(LTPS：Low-Temperature poly-silicon)构成。第一半导体层13的厚度为例如50nm。

在第一半导体层13中，设置有俯视时重叠于第一栅电极15的沟道区域13a，以及邻接于沟道区域13a的低电阻区域13b。低电阻区域13b设置在沟道区域13a的两侧，具有比沟道区域13a低的电阻。低电阻区域13b掺杂有例如磷(P)等n型杂质。

第一半导体层13与第一栅电极15之间的第一绝缘膜14发挥作为第一晶体管Tr1的栅极绝缘膜的功能。该第一绝缘膜14例如设置在基板11的整个表面上，覆盖第一半导体层13，并且也设置在UC膜12上。第一绝缘膜14由例如厚度为100nm左右的氧化硅(SiO2)膜构成。

第一栅电极15设置在第一绝缘膜14上的、与第一半导体层13对向的位置。第一栅电极15具有通过施加栅电压来控制第一半导体层13中的电子密度的作用。第一栅电极15以含有例如钼(Mo)、钨(W)、铝(Al)、铜(Cu)、银(Ag)和钛(Ti)等金属的方式构成。第一栅电极15可以由合金构成，也可以由包括多层金属膜的层叠膜构成。第一栅电极15例如由厚度为300nm左右的钨和钼的合金(MoW)构成。

第二绝缘膜16例如设置在基板11的整个表面上，覆盖第一栅电极15，并且也设置在第一绝缘膜14上。该第二绝缘膜16覆盖起因于第一栅电极15的段差，具有平坦化的功能。第二绝缘膜16发挥防止有害物质从基板11侧侵入第二半导体层17的作用，因此能够提高第二晶体管Tr2的可靠性。第二绝缘膜16优选地，由接近第一绝缘膜14的位置的氮化硅(SiN)膜与覆盖该氮化硅膜的氧化硅(SiO2)膜的层叠膜构成。这时，例如氮化硅膜的厚度为150nm，氧化硅膜的厚度为100nm。因为氮化硅膜的覆盖性(段差被覆性)优异，所以含有氮化硅膜的第二绝缘膜16不易产生起因于第一栅电极15的段差的裂缝等。另外，氮化硅膜含有氢(H)，并且该氢终止(terminate)第二半导体层17中的缺陷。

在一对第一源·漏电极19A、19B各自与第二绝缘膜16之间，设置有第三绝缘膜18。第一源·漏电极19A、19B通过设置在第三绝缘膜18、第二绝缘膜16和第一绝缘膜14上的连接孔(后述图8A的连接孔H1、H2)，电连接于第一半导体层13的低电阻区域13b上。第一源·漏电极19A、19B具有与其下层的第三绝缘膜18同样的平面形状。第一源·漏电极19A、19B例如优选地，以回避第一栅电极15的正上方的区域的方式设置。由此，能够降低在第一栅电极15与第一源·漏电极19A、19B的交叉区域形成的寄生电容。

第一源·漏电极19A、19B以含有例如钼(Mo)、钨(W)、铝(Al)、铜(Cu)、银(Ag)和钛(Ti)等金属的方式构成。第一源·漏电极19A、19B可以由合金构成，也可以由包括多层金属膜的层叠膜构成。第一源·漏电极19A、19B例如由在第三绝缘膜18上，依次重叠厚度为50nm左右的钛膜、厚度为300nm左右的铝膜和厚度为50nm左右的钛膜的层叠膜构成。

(第二晶体管Tr2)

第二半导体层17设置在第二绝缘膜16上的选择性的区域。在第二半导体层17中，设置有俯视时重叠于第二栅电极19的沟道区域17a，以及邻接于该沟道区域17a的低电阻区域17b。

第二半导体层17以含有氧化物半导体的方式构成。在这里，氧化物半导体是指，含有例如铟(In)、镓(Ga)、锌(Zn)和锡(Sn)等元素与氧的化合物。第二半导体层17可以由非晶质的氧化物半导体构成，也可以由结晶性的氧化物半导体构成。作为非晶质的氧化物半导体，可以列举氧化铟镓锌(IGZO)；作为结晶性的氧化物半导体，可以列举氧化锌(ZnO)、氧化铟锌(IZO)、氧化铟镓(IGO)、氧化铟锡(ITO)和氧化铟(InO)等。第二半导体层17的厚度为例如30nm左右。

第二半导体层17的低电阻区域17b是电阻比沟道区域17a低的区域，邻接于沟道区域17a，并且设置在沟道区域17a的两侧。例如，在第二半导体层17中，沟道区域17a以外的部分为低电阻区域17b。

第二半导体层17与第二栅电极19之间的第三绝缘膜18发挥作为第二晶体管Tr2的栅极绝缘膜的功能。该第三绝缘膜18的平面形状与第二栅电极19的平面形状相同，第三绝缘膜18与第二栅电极19以俯视时重叠的方式设置。也就是说，第二晶体管Tr2具有自对准(Self-align)型的元件构造。第三绝缘膜18由包括例如氧化硅(SiO2)膜、氮化硅(SiN)膜和氮氧化硅(SiON)膜等的单层膜或层叠膜构成。第三绝缘膜18的厚度为例如200nm左右。

第三绝缘膜18上的第二栅电极19隔着第三绝缘膜18与第二半导体层17的沟道区域17a对向。该第二栅电极19具有通过施加栅电压来控制沟道区域17a中的电子密度的作用。如后所述，该第二栅电极19在与第一晶体管Tr1的第一源·漏电极19A、19B同一个工序中形成。因此，第二栅电极19由与第一源·漏电极19A、19B同一的构成材料构成，并且具有与第一源·漏电极19A、19B同一的厚度。

第二栅电极19和第一源·漏电极19A、19B被层间绝缘膜21覆盖。层间绝缘膜21由例如具有光敏性的材料构成。具体地说，层间绝缘膜21具有从接近基板11的位置包括金属氧化膜(后述图11的金属氧化膜23)、无机绝缘膜和有机树脂膜的叠层结构。作为金属氧化膜，能够使用例如厚度为20nm的氧化铝(Al2O3)膜。作为无机绝缘膜，能够使用例如厚度为200nm的氧化硅(SiO2)膜。无机绝缘膜可以使用氮化硅(SiN)膜或氮氧化硅(SiON)膜等，也可以将它们层叠使用。作为有机树脂膜，能够使用具有光敏性的树脂膜，例如厚度为3000nm的聚酰亚胺树脂膜。有机树脂膜也可以使用酚醛清漆树脂或丙烯酸树脂等。层间绝缘膜21也可以具有金属氧化膜与无机绝缘膜或有机树脂膜的叠层结构。例如可以由厚度为500nm的氧化硅(SiO2)膜与厚度为20nm的氧化铝(Al2O3)膜构成层间绝缘膜21，或者也可以由厚度为3000nm的聚酰亚胺树脂膜与厚度为20nm的氧化铝(Al2O3)膜构成层间绝缘膜21。

一对第二源·漏电极22A、22B设置在层间绝缘膜21上。该第二源·漏电极22A、22B通过设置在层间绝缘膜21上的连接孔与第二半导体层17的低电阻区域17b电连接。第二源·漏电极22A、22B以含有例如钼(Mo)、钨(W)、铝(Al)、铜(Cu)、银(Ag)和钛(Ti)等金属的方式构成。第二源·漏电极22A、22B可以由合金构成，也可以由包括多层金属膜的层叠膜构成。第二源·漏电极22A、22B例如由在第三绝缘膜18上，依次重叠厚度为50nm左右的钛膜、厚度为300nm左右的铝膜和厚度为50nm左右的钛膜的层叠膜构成。

(储存电容器Cs)

第一电极13L设置在UC膜12上的选择性的区域。该第一电极13L如后所述，在与例如第一晶体管Tr1的第一半导体层13同一个工序中形成，含有低电阻化的多晶硅。第一电极13L由掺杂有例如磷(P)等n型杂质的LTPS构成，其厚度为50nm左右。

第二电极15U隔着第一绝缘膜14与第一电极13L对向，并且第二电极15U的至少一部分设置在俯视时重叠于第一电极13L的位置。也就是说，电荷在该第二电极15U与第一电极13L之间积蓄。第二电极15U如后所述，在与例如第一晶体管Tr1的第一栅电极15同一个工序中形成，由与第一栅电极15同一的构成材料构成，并且具有与第一栅电极15同一的厚度。

第三电极19U隔着第二绝缘膜16和第三绝缘膜18与第二电极15U对向，并且第三电极19U的至少一部分设置在俯视时重叠于第二电极15U的位置。也就是说，电荷在该第三电极19U与第二电极15U之间积蓄。第三电极19U通过设置在层间绝缘膜21、第二绝缘膜16和第三绝缘膜18上的连接孔，与第一电极13L电连接。第三电极19U如后所述，在与例如第一晶体管Tr1的第一源·漏电极19A、19B和第二晶体管Tr2的第二栅电极19同一个工序中形成，由与第一源·漏电极19A、19B(和第二栅电极19)同一的构成材料构成，并且具有与第一源·漏电极19A、19B(和第二栅电极19)同一的厚度。第三电极19U被层间绝缘膜21覆盖。

(显示元件层20)

显示元件层20包括多个像素，并且包括由第一晶体管Tr1、第二晶体管Tr2显示驱动的显示元件。作为显示元件，可以列举例如有机EL元件等。有机EL元件从半导体装置10侧依次具有：例如阳极电极、有机电致发光层和阴极电极。

(像素电路)

图3表示显示装置1的像素电路的一个例子。该像素电路是2Tr1C的电路结构，例如第一晶体管Tr1发挥作为写入晶体管WsTr的功能，第二晶体管Tr2发挥作为驱动晶体管DsTr的功能。储存电容器Cs在驱动晶体管DsTr的栅电极和源电极之间保持所定的电压。在显示装置1中，对每个像素设置有这样的像素电路。也就是说，在半导体装置10中，设置有多个第一晶体管Tr1、多个第二晶体管Tr2和多个储存电容器Cs。

写入晶体管WsTr的栅电极例如连接于扫描线。写入晶体管WsTr的源电极和漏电极中的一个电极例如连接于信号线，另一个电极连接于驱动晶体管DsTr的栅电极。例如，第一晶体管Tr1的第一源·漏电极19A、19B通过导电膜22C、22D，电连接于信号线和第二晶体管Tr2的第二栅电极19。导电膜22C、22D在与例如第二晶体管Tr2的第二源·漏电极22A、22B同一个工序中形成。

驱动晶体管DsTr的源电极和漏电极中的一个电极例如连接于电源线，另一个电极例如连接于有机EL元件的阳极。储存电容器Cs插入在驱动晶体管DsTr的栅电极与源电极(有机EL元件侧的电极)之间。例如，储存电容器Cs的第三电极19U电连接于第二晶体管Tr2的第二栅电极19，第二电极15U通过导电膜19E、22E电连接于有机EL元件的阳极(第二晶体管Tr2的第二源·漏电极22A、22B的任何一方)。例如，导电膜19E在与第一晶体管Tr1的第一源·漏电极19A、19B同一个工序中形成，导电膜22E在与第二晶体管Tr2的第二源·漏电极22A、22B同一个工序中形成。

写入晶体管WsTr对驱动晶体管DsTr的栅电极，控制图像信号(信号电压)的施加。具体地说，写入晶体管WsTr根据对扫描线的外加电压，对信号线的电压(信号电压)进行采样；并且将该信号电压写入驱动晶体管DsTr的栅电极。

驱动晶体管DsTr例如分别与有机EL元件等各个显示元件串联，并且根据由写入晶体管WsTr采样得到的信号电压的大小，控制流入各个显示元件的电流。

[制造方法]

如上所述的显示装置1能够以如下方式制造。在图4A～图10B中，用工序表示显示装置1的制造工艺。再有，在以下的说明中，省略热工艺等的记载。

首先，在基板11上形成UC膜12之后，以同一个工序在UC膜12上的选择性的区域形成第一半导体层13和第一电极13L(图4A、4B)。具体地说，以如下方式形成第一半导体层13和第一电极13L。在形成UC膜12之后，形成厚度为50nm左右的非晶硅(a-Si:H)膜。接着，在进行脱氢处理之后，通过例如激光退火进行非晶硅的多晶化。之后，通过例如光刻和蚀刻加工多晶硅。在构成第一电极13L的多晶硅中，掺杂例如作为杂质的磷。由此，形成第一半导体层13和第一电极13L。

接着，形成第一绝缘膜14，并且以同一个工序在该第一绝缘膜14上形成第一栅电极15和第二电极15U(图5A、5B)。具体地说，以如下方式形成第一栅电极15和第二电极15U。首先，在基板11的整个表面上，使用例如CVD(Chemical Vapor Deposition；化学气相成长)法形成厚度为100nm左右的氧化硅膜，从而形成第一绝缘膜14。这时，作为原料气体，使用例如TEOS(Tetraethyl orthosilicate)等。接着，在第一绝缘膜14上，形成例如厚度为300nm的MoW(钼和钨的合金)膜。之后，通过光刻和蚀刻加工MoW。关于蚀刻，进行使用例如CF4/O2类气体的干蚀刻。由此，形成第一栅电极15和第二电极15U。在形成第一栅电极15之后，使俯视时不重叠于第一栅电极15的部分的第一半导体层13低电阻化，形成低电阻区域13b。低电阻区域13b通过在例如第一半导体层13中掺杂作为杂质的磷来形成。

在形成第一栅电极15和第二电极15U之后，如图6A、6B所示，以覆盖第一栅电极15和第二电极15U的方式，在基板11的整个表面形成第二绝缘膜16。第二绝缘膜16通过使用例如CVD法依次形成例如厚度为150nm左右的氮化硅膜、厚度为150nm左右的氧化硅膜而形成。氮化硅膜的成膜例如使用作为工艺气体的SiH4。

在形成第二绝缘膜16之后，依次形成第二半导体层17和第三绝缘膜18(图7A、7B)。具体地说，首先，在第二绝缘膜16上，使用例如溅射法形成氧化物半导体膜。接着，通过光刻和蚀刻加工该氧化物半导体膜。由此，在第二绝缘膜16上的选择性的区域形成第二半导体层17。接着，以覆盖该第二半导体层17的方式，在基板11的整个表面使用例如CVD法形成厚度为200nm左右的氧化硅膜。由此，形成第三绝缘膜18。

接着，如图8A、8B所示，形成到达第一半导体层13的低电阻区域13b的连接孔H1、H2，到达第一电极13L的连接孔H3，和到达第二电极15U的连接孔H4。连接孔H1、H2、H3、H4通过例如光刻和蚀刻来形成。关于蚀刻，进行使用例如CF4类气体的干蚀刻。

在形成连接孔H1、H2、H3、H4之后，以同一个工序形成填埋连接孔H1、H2的第一源·漏电极19A、19B，第二栅电极19，填埋连接孔H3的第三电极19U，和填埋连接孔H4的导电膜19E(图9A、9B)。具体地说，以如下方式形成第一源·漏电极19A、19B，第二栅电极19，第三电极19U，和导电膜19E。首先，在第三绝缘膜18上，使用溅射法依次形成例如钛、铝和钛的膜，从而形成金属的层叠膜。接着，通过例如光刻和蚀刻加工该层叠膜，由此形成所望的形状的第一源·漏电极19A、19B，第二栅电极19，第三电极19U，和导电膜19E。关于蚀刻，进行使用例如Cl类气体的干蚀刻。

接着，如图10A所示，将第二栅电极19的图案用于掩模，对第三绝缘膜18图案化。关于第三绝缘膜18的图案化，进行使用例如CF4类气体的干蚀刻。通过实施这样的干蚀刻，从第三绝缘膜18露出的第二半导体层17的区域受损而低电阻化。由此，形成第二半导体层17的低电阻区域17b。这时，也实施将第一源·漏电极19A、19B，第三电极19U，和导电膜19E各自的图案作为掩模的图案化(图10B)。

在形成第二半导体层17的低电阻区域17b之后，如图11所示，优选地以与低电阻区域17b接触的方式形成例如金属氧化膜23。关于金属氧化膜23，使用溅射法形成例如厚度为20nm左右的氧化铝(Al2O3)膜等。通过形成这样的金属氧化膜23，能够使低电阻区域17b的电阻稳定化。

在对第三绝缘膜18图案化之后，使具有光敏性的材料在基板11的整个表面上成膜，从而形成层间绝缘膜21。接着，在该层间绝缘膜21上，形成到达第一源·漏电极19A、19B的连接孔，到达第二半导体层17的低电阻区域17b的连接孔，和到达导电膜19E的连接孔。在形成金属氧化膜23时，也将上层的层间绝缘膜21的图案作为掩模且使用例如干蚀刻，在金属氧化膜23上形成到达第二半导体层17的低电阻区域17b的连接孔。也可以进行作为干蚀刻的替代的使用碱类蚀刻剂的湿蚀刻。

在形成分别到达第一源·漏电极19A、19B，第二半导体层17，和导电膜19E的连接孔之后，以同一个工序形成导电膜22C、22D，第二源·漏电极22A、22B，和导电膜22E。导电膜22C、22D以填埋到达第一源·漏电极19A、19B的连接孔的方式形成，第二源·漏电极22A、22B以填埋到达第二半导体层17的低电阻区域17b的连接孔的方式形成，导电膜22E以填埋到达导电膜19E的连接孔的方式形成。具体地说，以如下方式形成导电膜22C、22D，第二源·漏电极22A、22B，和导电膜22E。首先，在层间绝缘膜21上，使用溅射法依次形成例如钛、铝和钛的膜，从而形成金属的层叠膜。接着，通过例如光刻和蚀刻加工该层叠膜，由此形成所望的形状的导电膜22C、22D，第二源·漏电极22A、22B，和导电膜22E。关于蚀刻，进行使用例如Cl类气体的干蚀刻。

像这样，在形成图2所示的半导体装置10之后，在该半导体装置10上，依次形成例如阳极电极、有机电致发光层和阴极电极，从而形成显示元件层20。由此，完成图1所示的显示装置1的制造。

[作用、效果]

在该显示装置1中，通过向各个像素的写入晶体管WsTr(第一晶体管Tr1)供给选择脉冲，可以选择像素。可以对该选择的像素供给对应于图像信号的信号电压，并且在储存电容器Cs中保持。根据保持在该储存电容器Cs中的信号，可以控制驱动晶体管DsTr(第二晶体管Tr2)的开关，并且向各个显示元件注入驱动电流。由此，显示元件层20发光，可以从各个像素提取色光。由于这些色光的加色混合，可以显示彩色的图像。

在本实施方式的半导体装置10中，第一晶体管Tr1的第一半导体层13由多晶硅构成，第二晶体管Tr2的第二半导体层17由氧化物半导体构成。由此，可以使特性均一化，并且提高可靠性。以下，对此进行说明。

在例如半导体装置的所有的晶体管的半导体层由多晶硅构成的情况下，因为存在晶界，并且该晶界状态不一定；所以在多个晶体管之间，容易产生特性的不均匀。

另一方面，作为半导体装置的所有的晶体管，在采用自对准结构的顶栅型晶体管，并且使这些晶体管的半导体层由氧化物半导体构成的情况下，可以提高特性的均匀性。但是，氧化物半导体有可能受到水分和氢等的影响而劣化。因此，不易维持可靠性。另外，在与晶体管的半导体层同一个工序中形成储存电容器的一方的电极时，不易使储存电容器的氧化物半导体低电阻化，而使工艺变得繁杂。

虽然也可以考虑使用由氧化物半导体构成半导体层的底栅型晶体管，但是在这种情况下，寄生电容容易变大。因此，用于形成储存电容器的区域变大。此外，产生与顶栅型晶体管同样的可靠性问题。

对此，在半导体装置10中，第一晶体管Tr1的第一半导体层13使用多晶硅，第二晶体管Tr2的第二半导体层17使用氧化物半导体。由此，与由多晶硅构成所有的晶体管的半导体层的情况相比，可以抑制特性的变化；另外，与由氧化物半导体构成所有的晶体管的半导体层的情况相比，可以抑制特性的劣化。

进一步说，因为第二晶体管Tr2是自对准结构的顶栅型晶体管；所以能够降低寄生电容，减小储存电容器的形成所需的区域。也就是说，可以高清晰化。另外，第二半导体层17的下层的第二绝缘膜16，通过调整其材料和厚度等，能够发挥终止第二半导体层17中的缺陷的膜的功能。因此，能够提高第二晶体管Tr2的可靠性。

在如上所述的本实施方式中，因为第一晶体管Tr1的第一半导体层13使用了多晶硅，第二晶体管Tr2的第二半导体层17使用了氧化物半导体；所以可以使特性均一化，并且提高可靠性。

在显示装置1中，因为将元件间的均匀性高的第二晶体管Tr2作为驱动晶体管DsTr使用，所以能够提高显示均匀性。

另外，因为半导体装置10的储存电容器Cs是具有堆栈结构的电容元件，所以能够以小面积保持更大的容量。

进一步说，第一晶体管Tr1的第一源·漏电极19A、19B与第二晶体管Tr2的第二栅电极19可以在同一个工序中形成。另外，覆盖第一晶体管Tr1的第一栅电极15的第二绝缘膜16，设置在第二晶体管Tr2的第二半导体层17的下层，发挥作为UC膜的功能。并且，储存电容器Cs的第一电极13L与第一晶体管Tr1的第一半导体层13，第二电极15U与第一晶体管Tr1的第一栅电极15，第三电极19U与第一源·漏电极19A、19B(和第二晶体管Tr2的第二栅电极19)可以分别在同一个工序中形成。像这样，半导体装置10能够抑制光刻工序的增加，进行简便的制造。

另外，因为可以以将第二晶体管Tr2作为驱动晶体管DsTr使用，并且写入晶体管WsTr使用另外的晶体管(第一晶体管Tr1)的方式构成；所以能够提高第二晶体管Tr2的可靠性。以下，对此进行说明。在使用氧化物半导体的晶体管中，因为基于沟道长度等而氧化物半导体的载流子密度不同，所以传输特性和电可靠性等容易变化。但是，在仅使驱动晶体管DsTr由第二晶体管Tr2构成时，可以仅采用某个固定的沟道长度。总之，决定可以实现所望的传输特性和电可靠性的沟道长度，并且采用专门用于该固定的沟道长度的工艺条件。因此，能够提高第二晶体管Tr2的可靠性。

以下，对本实施方式的变形例进行说明，在以后的说明中，对与上述实施方式相同的构成部分附加相同的符号，并适当省略其说明。

<变形例1>

图12表示上述实施方式的变形例1的像素电路的结构。像这样，也可以使第一晶体管Tr1发挥作为驱动晶体管DsTr的功能，第二晶体管Tr2发挥作为写入晶体管WsTr的功能。在该像素电路中，因为将可靠性高的第一晶体管Tr1用于驱动晶体管DsTr，所以能够提高显示装置1的可靠性。

<变形例2>

图13表示上述实施方式的变形例2的像素电路的结构。像这样，像素电路也可以具有3Tr1C的电路结构。该像素电路除了具有写入晶体管WsTr和驱动晶体管DsTr之外，还具有例如截止晶体管CoTr。截止晶体管CoTr可以由第一晶体管Tr1构成，也可以由第二晶体管Tr2构成。

截止晶体管CoTr以使例如驱动晶体管DsTr的源电极(阳极电位)复位于某个电位的方式构成。截止晶体管CoTr的栅电极连接于例如控制线。截止晶体管CoTr的源电极和漏电极的一方连接于驱动晶体管DsTr的源电极，另一方连接于电源线(复位电位)。

<变形例3>

图14表示上述实施方式的变形例3的半导体装置(半导体装置10A)的主要部分的截面构成。图15表示该半导体装置10A的电路结构。像这样，也可以使用第一晶体管Tr1和第二晶体管Tr2构成逆变器。除了这点之外，半导体装置10A具有与上述实施方式的半导体装置10同样的结构，其作用和效果也相同。

例如在该半导体装置10A中，以第一晶体管Tr1为p沟道，第二晶体管Tr2为n沟道的方式构成，并且通过导电膜22D，第一源·漏电极19B与第二源·漏电极22A电连接。

<功能结构例子>

图16表示在上述实施方式等中说明的显示装置1的功能块结构。

显示装置1以映像的形式显示从外部输入的图像信号或在内部生成的图像信号，并且除了上述有机EL显示器之外，也适用于例如液晶显示器等。显示装置1例如具备定时控制部41、信号处理部42、驱动部43和显示像素部44。

定时控制部41具有生成各种定时信号(控制信号)的定时发生器，并且根据这些各种定时信号，进行信号处理部42等的驱动控制。信号处理部42例如对从外部输入的数字图像信号进行所定的补正，并且将由此获得的图像信号向驱动部43输出。驱动部43以包括例如扫描线驱动电路和信号线驱动电路等的方式构成，并且通过各种控制线驱动显示像素部44的各个像素。显示像素部44以包括例如有机EL元件或液晶显示素子等显示元件(上述显示元件层20)和像素电路的方式构成，该像素电路用于以分别驱动每个像素的方式来驱动显示元件。其中，在构成例如驱动部43或显示像素部44的一部分的各种电路中，使用上述半导体装置10、10A。

<显示装置以外的应用例>

在上述实施方式等中，虽然作为半导体装置10、10A的应用例，举例说明了显示装置1；但是半导体装置10、10A除了显示装置1之外，也可以适用于如图17所示的摄像装置(摄像装置2)。

摄像装置2是例如将图像作为电信号取得的固体摄像装置，由例如CCD(Charge Coupled Device)或CMOS(Complementary Metal Oxide Semiconductor)图像传感器等构成。摄像装置2例如具备定时控制部45、驱动部46、摄像像素部47和信号处理部48。

定时控制部45具有生成各种定时信号(控制信号)的定时发生器，并且根据这些各种定时信号，进行驱动部46的驱动控制。驱动部46以包括例如行选择电路、AD转换电路和水平转送扫描电路等的方式构成，并且通过各种控制线进行从摄像像素部47的各个像素读出信号的驱动。摄像像素部47以包括例如光电二极管等摄像元件(光电变换元件)，和用于读出信号的像素电路的方式构成。信号处理部48对从摄像像素部47获得的信号实施各种各样的信号处理。其中，在构成例如驱动部46或摄像像素部47的一部分的各种电路中，使用上述半导体装置10、10A。

<电子设备的例子>

在上述实施方式等中说明的显示装置1(或摄像装置2)能够适用于各种类型的电子设备。图18表示电子设备3的功能块结构。作为电子设备3，可以列举：例如电视机、个人电脑(PC)、智能手机、平板电脑、手机、数码相机和数码摄像机等。

电子设备3例如具有上述显示装置1(或摄像装置2)和接口部30。接口部30是输入来自外部的各种信号和电源等的输入部。该接口部30另外也可以包括例如触控面板、键盘或操纵按钮等用户接口。

虽然以上列举实施方式等进行了说明，但是本技术不限于上述实施方式等，可以做出各种变化。例如在上述实施方式等中记载的各层的材料，厚度，或成膜方法和成膜条件等不限于所列举的内容，也可以采用其他的材料，厚度，或成膜方法和成膜条件。

另外，在图2中，虽然图示了设置有导电膜22C、22D、22E的情况，但是导电膜22C、22D、22E可以根据需要设置。例如在形成第二源·漏电极22A、22B的工序中，如果第一源·漏电极19A、19B和导电膜19E没有被蚀刻，那么也可以省略导电膜22C、22D、22E。

在上述实施方式等中说明的效果只是一个例子，本公开的效果可以是其他效果，也可以进一步包括其他效果。

另外，本技术也能够采用以下结构。

(1)

一种半导体装置，具备：

基板；

第一晶体管，在所述基板上依次具有包括多晶硅的第一半导体层和与所述第一半导体层对向的第一栅电极；以及

第二晶体管，在所述基板上依次具有包括氧化物半导体的第二半导体层和与所述第二半导体层对向的第二栅电极。

(2)

所述(1)所述的半导体装置，其中，具有多个所述第一晶体管和多个所述第二晶体管。

(3)

所述(1)或所述(2)所述的半导体装置，其中，在所述第二半导体层，设置有俯视时重叠于所述第二栅电极的沟道区域，以及邻接于所述沟道区域的低电阻区域。

(4)

所述(1)至所述(3)中的任一项所述的半导体装置，其中，

所述第一晶体管具有电连接于所述第一半导体层的一对第一源·漏电极，

所述一对第一源·漏电极与所述第二栅电极由同一的材料构成，并且具有同一的厚度。

(5)

所述(1)至所述(4)中的任一项所述的半导体装置，其中，进一步具有：

第一绝缘膜，在所述第一半导体层与所述第一栅电极之间；以及

第二绝缘膜，覆盖所述第一栅电极，

在所述基板与所述第二半导体层之间，设置有所述第一绝缘膜和所述第二绝缘膜。

(6)

所述(5)所述的半导体装置，其中，进一步具有：所述第二半导体层与所述第二栅电极之间的第三绝缘膜。

(7)

所述(6)所述的半导体装置，其中，所述第三绝缘膜的平面形状与所述第二栅电极的平面形状相同。

(8)

所述(7)所述的半导体装置，其中，所述第二绝缘膜由层叠膜构成，所述层叠膜从接近所述第一绝缘膜的位置依次包括氮化硅膜和氧化硅膜。

(9)

所述(7)或所述(8)所述的半导体装置，其中，进一步包括储存电容器，

所述储存电容器从接近所述基板的位置，依次具有第一电极、第二电极和电连接于所述第一电极的第三电极，

所述第一电极、所述第二电极和所述第三电极具有俯视时互相重叠的部分。

(10)

所述(9)所述的半导体装置，其中，

所述第一电极包括多晶硅，并且具有与所述第一半导体层同一的厚度，

所述第二电极由与所述第一栅电极同一的构成材料构成，并且具有与所述第一栅电极同一的厚度，

所述第三电极由与所述第二栅电极同一的构成材料构成，并且具有与所述第二栅电极同一的厚度。

(11)

所述(10)所述的半导体装置，其中，

在所述第一电极与所述第二电极之间设置有所述第一绝缘膜，

在所述第二电极与所述第三电极之间设置有所述第二绝缘膜和所述第三绝缘膜。

(12)

所述(1)至所述(11)中的任一项所述的半导体装置，其中，所述第一晶体管和所述第二晶体管构成逆变器。

(13)

所述(1)至所述(3)中的任一项所述的半导体装置，其中，所述第一半导体层由低温多晶硅构成。

(14)

一种显示装置，具备：

半导体装置；以及

显示元件层，设置在所述半导体装置上，并且包括多个像素，

所述半导体装置包括：

基板，

第一晶体管，在所述基板上依次具有包括多晶硅的第一半导体层和与所述第一半导体层对向的第一栅电极；以及

第二晶体管，在所述基板上依次具有包括氧化物半导体的第二半导体层和与所述第二半导体层对向的第二栅电极。

(15)

所述(14)所述的显示装置，其中，

在所述半导体装置中，设置有所述多个像素的像素电路，

在所述像素电路中，所述第一晶体管发挥作为写入晶体管的功能，并且所述第二晶体管发挥作为驱动晶体管的功能。

(16)

所述(15)所述的显示装置，其中，

所述像素电路具有2个所述第一晶体管，

所述第一晶体管的一个发挥作为所述写入晶体管的功能，所述第一晶体管的另一个发挥作为截止晶体管的功能。

(17)

所述(14)所述的显示装置，其中，

在所述半导体装置中，设置有所述多个像素的像素电路，

在所述像素电路中，所述第一晶体管发挥作为驱动晶体管的功能，并且所述第二晶体管发挥作为写入晶体管的功能。

(18)

一种半导体装置的制造方法，包括：

在基板上，依次设置包括多晶硅的第一半导体层和与所述第一半导体层对向的第一栅电极，从而形成第一晶体管；以及

在所述基板上，依次设置包括氧化物半导体的第二半导体层和与所述第二半导体层对向的第二栅电极，从而形成第二晶体管。

(19)

所述(18)所述的半导体装置的制造方法，其中，进一步在与所述第二栅电极同一个工序中，形成电连接于所述第一半导体层的第一源·漏电极。

(20)

所述(19)所述的半导体装置的制造方法，其中，进一步形成储存电容器，

所述储存电容器的形成方法包括：

在与所述第一半导体层同一个工序中形成第一电极；

在与所述第一栅电极同一个工序中形成第二电极；以及

在与所述第一源·漏电极同一个工序中，形成电连接于所述第一电极的第三电极。

本公开含有涉及在2016年12月5日在日本专利局提交的日本优先权专利申请JP2016-235981中公开的主旨，其全部内容包括在此，以供参考。

本领域的技术人员应该理解，虽然根据设计要求和其他因素可能出现各种修改、组合、子组合和可替换项，但是它们均包含在附加的权利要求或它的等同物的范围内。

附图标记说明

1 显示装置；10、10A 半导体装置；Tr1 第一晶体管；Tr2 第二晶体管；DsTr 驱动晶体管；WsTr 写入晶体管；CoTr 截止晶体管；Cs 储存电容器；11 基板；12 UC膜；13 第一半导体层；13L 第一电极；13a、17a 沟道区域；13b、17b 低电阻区域；14 第一绝缘膜；15 第一栅电极；15U 第二电极；16 第二绝缘膜；17 第二半导体层；18 第三绝缘膜；19A、19B 第一源·漏电极；19U 第三电极；20 显示元件层；21 层间绝缘膜；22A、22B 第二源·漏电极；22C、22D、22E导电膜；22 金属氧化膜；2 摄像装置；3 电子设备；41、45 定时控制部；42、48 信号处理部；43、46 驱动部；44 显示像素部；47 摄像像素部；30 接口部；H1、H2、H3、H4 连接孔。