半导体结构的制造方法与流程

本公开实施例涉及一种半导体技术，且具体涉及一种半导体结构的制造方法，以在间隙填充过程中减少缝隙及孔洞及鳍部弯曲。

背景技术：

集成电路(integratedcircuit,ic)材料与设计的技术进展造就了各个ic世代，每一世代的电路都比前世代来得更小更为复杂。在ic进展课题中，功能密度(即，单位芯片面积的内连装置数量)普遍增加，而几何尺寸则缩小。上述尺寸微缩工艺因生产效率的增加及相关成本的降低而有所助益。

上述尺寸微缩工艺也已增加ic加工及制造的复杂度，而因应这些进展，ic加工及制造需要类似的演进。举例来说，现已导入鳍式场效晶体管(finfield-effecttransistors,finfets)来取代平面式晶体管。鳍式场效晶体管(finfets)的结构以及鳍式场效晶体管(finfets)的制造方法正逐步发展中。

技术实现要素：

根据一些实施例，提供一种半导体结构的制造方法，包括︰沉积一第一硅层，其中第一硅层包括：一第一部，位于突出高于一基体结构的多个条形体上方；以及一第二部，填入条形体之间的多个沟槽内；实施一第一退火而容许部分的第一硅层的第一部朝向沟槽的下部移动；以及对第一硅层实施一第一蚀刻而去除第一硅层的若干部分。

根据一些实施例，提供一种半导体结构的制造方法，包括︰形成多个源极/漏极区于多个半导体鳍部上，其中半导体鳍部位于多个虚置栅极堆叠之间；形成一介电层于源极/漏极区及虚置栅极堆叠上；将一半导体材料完全填满位于虚置栅极堆叠之间的多个沟槽，其中完全填满沟槽包括：实施一第一沉积-退火-蚀刻循环周期而形成一第一半导体层于介电层上，而第一半导体层局部填入位于虚置栅极堆叠之间的沟槽内；平坦化半导体材料直至露出虚置栅极堆叠；以多个取代栅极来取代虚置栅极堆叠；以及去除半导体材料及第一半导体层的余留部分。

根据一些实施例，提供一种半导体结构的制造方法，包括︰实施多个沉积-退火-蚀刻循环周期以堆叠多个半导体层，而半导体层包括：多个第一部，位于多个虚置栅极堆叠上；以及多个第二部，局部填入位于虚置栅极堆叠之间的多个沟槽内，其中虚置栅极堆叠突出于多个隔离区上方，且其中每一沉积-退火-蚀刻循环周期包括：沉积一顺应性半导体层；对顺应性半导体层实施退火，以将顺应性半导体层转成具有厚底轮廓的非顺应性半导体层；以及实施蚀刻，以局部去除非顺应性半导体层；以及将一额外半导体层填入沟槽的余留部分。

附图说明

图1至图20a及图20b示出根据一些实施例的鳍式场效晶体管(finfet)的中间制造阶段的立体及面示意图。

图21至图28示出根据一些实施例之间隙填充工艺的中间阶段的剖面示意图。

图29示出根据一些实施例的形成鳍式场效晶体管的流程图。

图30示出根据一些实施例之间隙填充工艺的流程图。

附图标记说明：

20基底

21抗击穿(apt)区

22外延半导体层

24垫氧化层

26、40、42、68硬式掩模层

28沟槽

30半导体条形体

32浅沟槽隔离(sti)区

34半导体鳍部

36虚置栅极介电层

38虚置栅极电极层

46虚置栅极电极

48第一栅极间隙壁

50虚置栅极堆叠

54a、54b外延半导体区

56a、56b源极/漏极区

58、112介电层

60半导体层

62、74凹口

64保护层

66取代栅极

70栅极介电层

72栅极电极

76额外的栅极间隙壁

78硅化层

80蚀刻停止层

82内层介电(ild)层

84边界

110条形体

114沟槽

120基体结构

122、122a半导体层(硅层)

122b硅层

126颈缩部

200、300装置区

400方法

402、404、406、408、410、412、414、416、418、420、422、502、504、506、508工艺步骤

500工艺流程

t1、t2、t3、t3a、t3a’、t3b、t3b’、t3c、t4a、t4a’、t4b、t4b’厚度

w1、w2、w3、w4、w3’、w4’宽度

具体实施方式

以下的公开内容提供许多不同的实施例或范例，以实施本公开的不同特征部件。而以下的公开内容是叙述各个构件及其排列方式的特定范例，以求简化本公开内容。当然，这些仅为范例说明并非用以限定本公开。举例来说，若是以下的公开内容叙述了将一第一特征部件形成于一第二特征部件之上或上方，即表示其包含了所形成的上述第一特征部件与上述第二特征部件是直接接触的实施例，也包含了尚可将附加的特征部件形成于上述第一特征部件与上述第二特征部件之间，而使上述第一特征部件与上述第二特征部件可能未直接接触的实施例。另外，本公开内容在各个不同范例中会重复标号和/或文字。重复是为了达到简化及明确目的，而非自行指定所探讨的各个不同实施例和/或配置之间的关系。

再者，在空间上的相关用语，例如“下方”、“之下”、“下”、“上方”、“上”等等在此处是用以容易表达出本说明书中所绘示的附图中元件或特征部件与另外的元件或特征部件的关系。这些空间上的相关用语除了涵盖附图所绘示的方位外，还涵盖装置于使用或操作中的不同方位。此装置可具有不同方位(旋转90度或其他方位)且此处所使用的空间上的相关符号同样有相应的解释。

根据各种不同的实施例提供鳍式场效晶体管(finfets)及其制造方法，也详述一些例示性的间隙填充工艺。配合附图说明鳍式场效晶体管(finfets)的中间制造阶段，也详述一些实施例的某些变化。全文的不同附图及解说的实施例中相同部件使用相同标号。

图1至图20a及图20b示出根据一些实施例的鳍式场效晶体管(finfet)的中间制造阶段的立体及面示意图。图1至图20a及图20b所示的工艺步骤也配合图29的工艺流程400进行解说。

图1示出基底20的立体示意图，基底20可为晶片的一部分。基底20可为一半导体基底，例如一硅基底、硅碳基底、一绝缘层上覆硅(silicon-on-insulator)基底或由其他半导体材料所组成的基底。基底20可轻掺杂p型或n型杂质。可对基底20的顶部进行抗击穿(anti-punch-through,apt)注入(如箭号所示)而形成抗击穿(apt)区21。在抗击穿(apt)注入过程中所注入的掺杂物的导电型相反于所对应的待形成鳍式场效晶体管(finfet)的源极/漏极区(未示出)的导电型。抗击穿(apt)区21延伸于后续形成于所得到鳍式场效晶体管(finfet)内的源极/漏极区下方，抗击穿(apt)区21将于后续工艺中形成并用以降低从源极/漏极区到基底20的漏电流。根据一些实施例，抗击穿(apt)区21的掺杂浓度约在1×10¹⁸/cm³至1×10¹⁹/cm³的范围。为了简化目的，后续的附图中可能未加以图示说明。

请参照图2，外延半导体层22经由外延工艺而生长于基底20上方。全文说明中，外延半导体层22结合基底20也称作半导体基底。外延半导体层22可包括硅锗(sige)、硅碳或硅(无锗及碳)。当由sige所组成时，外延半导体层22的锗百分比(原子百分比)约在25％至35％的范围，然而也可采用高于或低于此范围的锗百分比。可以理解的是全文说明中所列的数值为范例说明，且可变更为不同数值。

垫氧化层24及硬式掩模层26形成于外延半导体层22上。根据一些实施例，垫氧化层24由氧化硅组成，其可通过氧化外延半导体层22的一表面层而形成。硬式掩模层26可由氮化硅、氮氧化硅、碳化硅、碳氮化硅(siliconcarbo-nitride)或类似物所组成。

接着，如图3所示，于一蚀刻工艺中图案化硬式掩模层26、垫氧化层24、外延半导体层22及基底20而形成沟槽28。因此，形成半导体条形体30。沟槽28延伸于外延半导体层22及基底20内，且具有彼此平行的纵向方向。

接着，如图4所示，隔离区32(其另可称为浅沟槽隔离(shallowtrenchisolation,sti)区)形成于沟槽28(示出于图3)内。对应的工艺如图29所示的工艺流程中的工艺步骤402所述。隔离区32的制作可包括将一介电材料填入沟槽28，例如采用流动式化学气相沉积(flowablechemicalvapordeposition,fcvd)。接着进行一平坦化工艺(例如，化学机械研磨(chemicalmechanicalpolish,cmp))或机械研磨，使介电材料的上表面切齐于硬式掩模层26的上表面或是隔离区32的上表面。在进行cmp之后，将硬式掩模层26及垫氧化层24(示出于图3)去除。

接着，请参照图5，回蚀浅沟槽隔离(sti)区32，使所得到的浅沟槽隔离(sti)区32的上表面低于半导体条形体30的上表面。对应的工艺如图29所示的工艺流程中的工艺步骤404所述。全文说明中，半导体条形体30的上部(即，高于浅沟槽隔离(sti)区32的上表面的上部)称作半导体鳍部34，而低于浅沟槽隔离(sti)区32的上表面的半导体条形体30的下部则维持称作半导体条形体30。

图6示出形成虚置栅极介电层36。根据一些实施例，虚置栅极介电层36可包括氧化硅(且此处可称作栅极氧化层)。虚置栅极介电层36也可由其他介电材料组成，例如氮化硅。对应的工艺如图29所示的工艺流程中的工艺步骤406所述。虚置栅极介电层36(虚置氧化层)可通过沉积或氧化半导体鳍部34的表面层而形成。因此，虚置栅极介电层36(虚置氧化层)可延伸或不延伸于浅沟槽隔离(sti)区32的上表面上。虚置栅极介电层36(虚置氧化层)同时也形成为输入-输出(input-output,io)鳍式场效晶体管(finfet)的栅极介电层。

图7示出形成虚置栅极电极层38。根据一些实施例，虚置栅极电极层38由多晶硅或非晶硅组成。对虚置栅极电极层38进行平坦化。对应的工艺如图29所示的工艺流程中的工艺步骤408所述。虚置栅极电极层38的一例示性形成工艺于图21至图28中示出详细的工艺，且将于后续说明。所得到的虚置栅极电极层38无隙缝且无孔洞，而半导体鳍部34也无弯曲。

如图7所示，形成硬式掩模层40及硬式掩模层42。硬式掩模层40及硬式掩模层42的组成材料可选自但不限于氧化硅、氮化硅、碳化硅、氮氧化硅、碳氧化硅、氧碳氮化硅(siliconoxy-carbo-nitride)及类似物。根据一些实施例，硬式掩模层40由氮化硅组成而硬式掩模层42则由氧化硅组成。

请参照图8，通过蚀刻来图案化硬式掩模层40及硬式掩模层42。利用一光致抗蚀剂(未示出)来定义硬式掩模层40及硬式掩模层42的图案。图案化的硬式掩模层40及硬式掩模层42用以进一步图案化虚置栅极电极层38(示出于图7)，其利用硬式掩模层40及硬式掩模层42作为蚀刻掩模。对应的工艺如图29所示的工艺流程中的工艺步骤410所述。利用异向性蚀刻方法来进行硬式掩模层40、硬式掩模层42及虚置栅极电极层38的蚀刻。虚置栅极电极层38的余留部分之后称作虚置栅极电极46。蚀刻气体的选择取决于虚置栅极电极层38的材料，且当虚置栅极电极层38由多晶硅或非晶硅组成时可包括氯气(cl2)及氮气(n2)的混合物、氟气(f2)及氮气(n2)的混合物或是nf3、氢气(h2)及氦气(he)的混合物。

在图案化虚置栅极电极层38之后，于一蚀刻工艺中去除虚置栅极介电层36(虚置氧化层)未被虚置栅极电极46覆盖的露出部分。在后续说明中，虚置栅极介电层36(虚置氧化层)、虚置栅极电极46、硬式掩模层40及硬式掩模层42的结合称作虚置栅极堆叠50。

图9a及图9b至图20a及图20b示出根据一些实施例的鳍式场效晶体管剩下的制作中的中间阶段剖面示意图。在图9a及图9b至图20a及图20b中，图号包括字母“a”或字母“b”。字母“a”代表对应附图系垂直面相同于图8的a-a线垂直面的剖面示意图，而字母“b”代表对应附图垂直面相同于图8的b-b线垂直面的剖面示意图。同样地，装置区的附图中具有字母“b”的图号代表位于装置区200的部分及位于装置区300的部分。装置区200为n型鳍式场效晶体管而装置区300为p型鳍式场效晶体管。附图中具有相同号码但不同的字母表示同一工艺中的不同视图。再者，栅极结构的附图中图号具有字母“a”代表p型鳍式场效晶体管或n型鳍式场效晶体管的实际栅极(或虚置栅极)。

图9a示出多个虚置栅极堆叠50，当从图9a的俯视观点来看，其为条形。虚置栅极堆叠50延伸于半导体鳍部34的侧壁及上表面，如图8所示。在进行如图8所示的工艺步骤之后，形成第一栅极间隙壁48。第一栅极间隙壁48包括位于虚置栅极堆叠50的侧壁的部分。尽管后续一些附图示出第一栅极间隙壁48重叠于虚置栅极堆叠50的上部，然而可去除栅极间隙壁48的上部而可不存在于图10a、图11a及图12a中。

图9b示出分别于装置区200及300中形成外延半导体区54a及54b，也形成源极/漏极区56a及56b。对应的工艺如图29所示的工艺流程中的工艺步骤412所述。根据一些实施例，源极/漏极区56a及56b形成包覆式(cladding)源极/漏极区，如图9b所示，其中外延半导体区54a及54b外延生长于露出的突出半导体鳍部34。外延半导体区54a及54b表示用以形成不同类型鳍式场效晶体管的外延区。取决于所得到的鳍式场效晶体管为p型鳍式场效晶体管或n型鳍式场效晶体管，可于进行外延时实施原位(in-situ)掺杂p型或n型的杂质。举例来说，外延半导体区54a可包括磷化硅(sip)、硅碳磷(sicp)或类似物，且对应的所得到的鳍式场效晶体管为n型鳍式场效晶体管。外延半导体区54b可包括硅锗硼(sigeb)、硼化硅(sib)或类似物，且对应的所得到的鳍式场效晶体管为p型鳍式场效晶体管。根据其他实施例，外延半导体区54a和/或54b由iii-v族化合物半导体所组成，诸如gaas、inp、gan、ingaas、inalas、gasb、alsb、alas、alp、gap、其组合或其多层结构。当外延半导体区54a及54b由不同材料所组成，其由不同外延工艺所形成，且使用对应的掩模层(未示出)，以使外延发生于外延半导体区54a及54b的其中一者而不发生于另一者。

根据其他实施例，进行一蚀刻工艺(之后称作源极/漏极回蚀刻)来取代直接生长外延区于突出的半导体鳍部34上，以蚀刻突出的半导体鳍部34中未被虚置栅极堆叠50及栅极间隙壁48覆盖的部分而形成凹口。接着外延半导体区54a及54b形成于凹口内。

可进行一注入工艺以注入所需的p型或n型杂质(例如，硼或磷)于突出的半导体鳍部34与外延半导体区54a及54b内。突出的半导体鳍部34与对应的外延半导体区54a及54b的结合分别称作源极/漏极区56a及56b。根据其他实施例，当外延半导体区54a及54b已原位掺杂p型或n型杂质，可略过上述注入工艺。

图10a及图10b示出形成介电层58，其为形成于第一栅极间隙壁48、虚置栅极堆叠50及源极/漏极区56a及56b上的一顺应性层。对应的工艺如图29所示的工艺流程中的工艺步骤414所述。介电层58可为氧化硅层、氮化硅层或类似物，且可通过低压化学气象沉积(low-pressurecvd,lpcvd)、原子层沉积(atomiclayerdeposition,ald)、cvd或类似工艺而形成。

请参照图11a及图11b，沉积半导体层60。对应的工艺如图29所示的工艺流程中的工艺步骤416所述。根据一些实施例，半导体层60包括非晶半导体或多晶半导体，其可包括硅、锗、硅锗或类似物。形成方法的细节详细示出于图21至图28。将半导体层60沉积至高于及栅极间隙壁48的上表面。

图12a及图12b示出用以平坦化半导体层60上表面的平坦化工艺。对应的工艺如图29所示的工艺流程中的工艺步骤416所述。接着，如图13a及图13b所示，进行进一步的平坦化直至去除硬式掩模层42(示出于图12a)，而平坦化则终止于硬式掩模层40的上表面。

接着，进行回蚀刻以降低半导体层60的上表面而在虚置栅极堆叠50之间形成凹口62，如图14a及图14b所示。对应的工艺如图29所示的工艺流程中的工艺步骤418所述。接着于，凹口62内填入保护层64，其示出于图15a及图15b。形成的工艺步骤包括先于凹口62内填入一材料，其可为氧化物、碳氮化硅、氧碳氮化硅或类似物。根据一些实施例，形成的工艺步骤包括利用ald沉积一氧化硅层，接着利用cvd沉积另一氧化硅层。上述ald氧化层可具有一厚度约在10nm至30nm的范围，而上述cvd氧化层可具有一厚度约在50nm至150nm的范围。在进行上述沉积之后，进行一平坦化工艺，例如cmp或机械研磨，使所得到的保护层64的上表面切齐于虚置栅极电极46的上表面而露出虚置栅极电极46。

图16a及图16b示出形成取代栅极66及硬式掩模层68。对应的工艺如图29所示的工艺流程中的工艺步骤420所述。为了形成取代栅极，先蚀刻去除图15a所示的虚置栅极电极46及虚置栅极介电层36，以在第一栅极间隙壁48之间形成凹口。接着形成取代栅极66于凹口内。取代栅极66包括取代栅极介电层70及取代栅极电极72。根据一些实施例，形成取代栅极介电层70包括形成一界面(介电)层，接着形成高介电常数介电层于界面层上。界面层可包括由热氧化半导体鳍部34所形成的氧化硅。另外，界面层的制作可通过于化学溶液中对露出的半导体鳍部34进行处理，使半导体鳍部34氧化而形成化学氧化物(氧化硅)。接着高介电常数介电层沉积于界面层上。根据一些实施例，高介电常数介电层的介电常数(k)值大于7.0且可包括金属氧化物或含hf、al、zr、la硅酸盐或类似物。

取代栅极电极72形成于取代栅极介电层70上方。取代栅极电极72可包括含金属材料，例如tin、tan、tac、co、ru、al、cu、w、其组合或其多层结构。在形成取代栅极介电层70及取代栅极电极72之后，进行一平坦化工艺(例如，cmp)，以去除位于保护层64上方多余的栅极介电层及栅极电极。

又如图16a所示，形成硬式掩模层68。根据一些实施例，硬式掩模层68经由选择性介电层沉积而形成。举例来说，硬式掩模层68由氮化硅组成，其选择性沉积于取代栅极66及第一栅极间隙壁48上而未形成于保护层64(例如，由氧化硅组成)上。经由保护层64的材料与其他材料(第一栅极间隙壁48及取代栅极66的材料)之间差异而达到选择性沉积的目的。如此一来，硬式掩模层68自对准于取代栅极66及第一栅极间隙壁48上而未位于保护层64上，因而维持露出保护层64。

接着蚀刻保护层64及下方的半导体层60而形成凹口74，如图17a及图17b所示。根据一些实施例，去除半导体层60的所有部分，半导体层60在所进行的工艺步骤中作为牺牲层。对应的工艺如图29所示的工艺流程中的工艺步骤422所述。使用半导体材料(例如，硅和/或锗)形成半导体层60是具有好处的，原因在于硅和/或锗对于第一栅极间隙壁48及介电层58(氧化层)的材料具有高蚀刻选择比。因此，在去除半导体层60时，可将第一栅极间隙壁48及介电层58(氧化层)的损害最小化。相较之下，若实际的内层介电(inter-layerdielectric,ild)层(例如，示出于第20a及20b图的内层介电(ild)层82)使用于图11a及图11b，由于内层介电(ild)层82与第一栅极间隙壁48的蚀刻选择比较低，因此第一栅极间隙壁48会在所进行的工艺步骤中受损。

接着蚀刻图17a及图17b的介电层58(氧化层)，而形成的结构分别示出于图18a及图18b。可使用nf3气体及nh3气体的混合物、hf气体及nh3气体的混合物或hf溶液来进行上述蚀刻。

图19a示出形成额外的栅极间隙壁76及硅化层78。根据一些实施例，可通过热氧化将一氧化层(未示出)形成于源极/漏极区56a及56b的露出表面。接着通过选择性介电层沉积形成额外的栅极间隙壁76。由于选择性介电层沉积阻止额外的栅极间隙壁76位于氧化物上(将不会生长)，因此栅极间隙壁76的介电材料不会形成于源极/漏极区56a及56b上方的氧化层(未示出)上。与用以形成额外的栅极间隙壁76相同的材料也可形成于硬式掩模层上。

接着，蚀刻源极/漏极区56a及56b上方的氧化层(未示出)并接着形成硅化层78。根据一些实施例，一金属层(未示出)(其可为钛层、镍层、钴层或类似物)沉积成一毯覆层。接着，进行退火(其可为快速热退火)，使金属层的下部与源极/漏极区56a及56b的表面部分反应而形成硅化层78。接着去除金属层未反应的部分，所得到的结构示出于图19a及图19b。在进行这些工艺步骤过程中，硬式掩模层68及额外的栅极间隙壁76会变更薄，如图19a所示。

图20a及图20b示出形成蚀刻停止层80及内层介电(ild)层82。蚀刻停止层80可由氧化硅、氮化硅、碳化硅、氮氧化硅、碳氮化硅或类似物组成，且通过沉积方法(例如，cvd、ald或类似方法)而形成。内层介电(ild)层82可包括选自于磷硅玻璃(phospho-silicateglass,psg)、硼硅玻璃(boro-silicateglass,bsg)、硼磷硅玻璃(boron-dopedphospho-silicateglass,bpsg)、氟硅玻璃(fluorine-dopedsiliconglass,fsg)、四乙基硅酸盐氧化物(teosoxide)或pecvd氧化物(其可包括sio2)的一材料。内层介电(ild)层82可利用旋转涂布(spin-oncoating)、fcvd或类似方法而形成或利用沉积方法(例如，pecvd或低压学气相沉积(lowpressurecvd,lpcvd))而形成。

可蚀刻内层介电(ild)层82及蚀刻停止层80而形成接触开口。例示性的接触开口的边界以虚线84表示的。上述蚀刻可利用反应离子蚀刻(rie)来进行。硅化层78的某些部分露出于接触开口。在后续工艺步骤中，源极/漏极接触插塞(未示出)形成于接触开口内。接触插塞的制作可包括形成一毯覆式阻挡层及位于毯覆式阻挡层上的一含金属材料，并进行平坦化而去除毯覆式阻挡层及含金属材料的多余部分。阻挡层可由金属氮化物(例如氮化钛或氮化钽)组成。含金属材料可包括钨。

图21至图28示出根据一些实施例的间隙填充工艺中间阶段的填入半导体材料(例如，硅)于沟槽内的剖面示意图。对应的工艺流程如于图30所示的工艺流程500。图21示出条形体110突出高于基体结构120的上表面。条形体110由俯视角度来看为长条形，且图21所示的平面垂直于条形体110的纵向方向。介电层112形成于条形体110的侧壁及上表面上。介电层112可为一顺应性层且水平部的厚度t1与垂直部的厚度t2彼此相近，举例来说，厚度差异小于厚度t1的20％。介电层112可具有或不具有位于基体结构120顶部的水平部，因此介电层112的这些水平部以虚线示出来表示其可存在或不存在。沟槽114位于条形体114之间。根据一些实施例，沟槽114的深宽比(深度对宽度的比率)大于5，且可介于5至18的范围之间。

根据一些实施例，图21至图28所示的间隙填充工艺用于形成图7所示的虚置栅极电极层38。因此，图21至图28所示的工艺步骤对应于图29的工艺步骤408。图21的条形体110对应于图7的半导体鳍部34。介电层112对应于图7的虚置栅极介电层36。基体结构120对应于图7的浅沟槽隔离(sti)区32、基底20及半导体条形体30。示出于图28的所得到的材料122对应于图7的虚置栅极电极层38。

根据其他实施例，图21至图28所示的间隙填充工艺用于形成图11a及图11b所示的半导体层60。因此，图21至图28所示的工艺步骤对应于图29的工艺步骤418。因此，图21的条形体110对应于图11a的虚置栅极堆叠50及第一栅极间隙壁48。介电层112对应于第11a及11b图的介电层58。基体结构120对应于第11a及11b图的半导体鳍部34及基底20。示出于图28的所得到的材料122对应于图11a及图11b的半导体层60。

请参照图22，沉积半导体层122(也标示为122a)。对应的工艺如图30所示的工艺流程500中的工艺步骤502所述。根据一些实施例，半导体层122为硅层，因此之后也称作硅层122。可以理解的是尽管以硅层122作为范例，当可适用时，本文所述的间隙填充方法也可用于以其他半导体材料进行的沟槽的间隙填充。硅层122可利用顺应性沉积方法(其可为lpcvd、ald、cvd或类似方法)沉积而成。上述制作可包括沉积一硅种子层，接着生长更多的硅于硅种子层上。在一些实施例中，利用含硅前驱物(例如，sih3-n((ch-ch3)2)2)来沉积硅种子层。硅层122可不具有其他元素(例如，锗)、n型杂质(例如，磷或砷)以及p型杂质(例如，硼或铟)，或者可具有上述若干元素。在形成硅种子层之后，可利用含硅前驱物(例如，硅乙烷(si2h6)、硅甲烷(sih4)或硅乙烷与硅甲烷的混合物)来生长硅。使用硅乙烷来生长硅的温度约在300℃至的450℃范围。使用硅甲烷来生长硅的温度约在400℃至的600℃范围。取决于温度、硅层122的生长率以及其他工艺条件，硅层122可为非晶硅层或多晶硅层。硅层122的厚度t3(包括t3a及t3b)及厚度t3c约在至的范围。硅层122可为一顺应性层，且水平部的厚度t3a及t3b与垂直部的厚度t3c彼此相近，举例来说，厚度差异小于厚度t3a、t3b及t3c的20％。

在沉积硅层122之后，进行退火。对应的工艺如图30所示的工艺流程500中的工艺步骤504所述。根据其他实施例，可略过退火步骤。退火之后所得到的结构示出于图23。根据其他实施例，实施退火的温度约在450℃至的600℃范围。取决于温度，实施退火持续2分钟至2小时的范围之间，较高的温度对应较短的退火时间而较低的温度对应较长的退火时间。在退火的过程中，可注入工艺气体，例如氮(n2)或氢(h2)。

经过退火之后的结果，硅从所示出的较高处(例如，鳍部顶部)向较低处(例如，沟槽底部)移动。举例来说，位于沟槽114底部的硅层122部分，其厚度t3b(图22)增加至厚度t3b’，如图23所示。厚度差异(t3b’-t3b)可大于且介于至的范围。比率((t3b’-t3b)/t3b)也可大于25％且可介于25％至200％的范围。另一方面，位于条形体110顶部的硅层122部分，其厚度t3a(图22)减少至厚度t3a’，如图23所示。厚度差异(t3a-t3a’)可大于且介于至的范围。比率((t3a-t3a’)/t3a)也可大于25％且可介于25％至750％的范围。造成硅原子移动的可能原因之一在于退火自硅原子打断氢原子(来自前驱物)。接着，具悬浮键的硅原子有朝向高表面能或低位能的处移动的趋势，最后通过沟槽填充降低全部的系统能量。具悬浮键的原子接着与其他原子键结。从高处往低处移动的硅原子类似于硅回流，尽管于上述退火温度时硅并未熔化也未局部熔化。

硅移动造成上行效应(bottom-upeffect)，也就是，更多的硅移动至沟槽底部，其等同上行方式生长硅。沟槽114底部硅的增加量使条形体110的下部有更多的支撑，且较少的硅附着于条形体110的顶部。因此，硅沉积过程中施加的力量而导致条形体110的弯曲便会降低。事实上，条形体110并非完全笔直且可能具有颈缩部。条形体110的颈缩部示出于图23中的虚线126。在硅层122的顺应性沉积中，颈缩剖面轮廓转移至硅层122的侧壁。颈缩部造成完全填入沟槽114的困难度而可能产生孔洞/缝隙。在一些实施例中，硅移动导致硅层122的侧壁变得平整而消除颈缩剖面轮廓(硅层122内)。

可对硅层122a实施回蚀刻而形成用于后续间隙填充工艺中更好的沟槽剖面轮廓(更像v型)，得到的结构示出于图24。对应的工艺如图30所示的工艺流程500中的工艺步骤506所述。根据其他实施例，可略过回蚀刻步骤而工艺步骤接续至后续的沉积、退火以及可能的回蚀刻循环周期。根据一些实施例，利用蚀刻气体(例如，hcl)进行回蚀刻。根据一些实施例，回蚀刻为各向同性(例如，在回蚀刻的过程中蚀刻反应室内未施加偏压功率)。所进行的回蚀刻并未使用任何蚀刻掩模来保护硅层122的任何部分。回蚀刻之后的结果是硅层122的剖面轮廓更加圆化，其造成硅层122a的角落圆化，若有悬突也会被除去。再者，由于沟槽114具高深宽比，硅层122a的上部的蚀刻多于其下部，造成沟槽114的上部宽度w1扩大而大于下部宽度w2。因此，不仅余留的沟槽114的深宽比降低，余留的沟槽114的侧壁也更加倾斜。宽度w1的增加降低硅层122a顶部相连结的机会。硅层122a顶部的相连结反而造成条形部110的顶部被连结部分包覆而朝向彼此弯曲，因而形成缝隙或孔洞并造成后续工艺的困难度。举例来说，弯曲引发蚀刻遮蔽(bending-inducedetchshadow)会造成不要的残留物增加。

图22、图23及图24的工艺步骤的结合称作沉积-退火-蚀刻循环周期。根据一些实施例，进行一或多个沉积-退火-蚀刻循环周期而形成更多硅于图24所示的结构上。沉积-退火-蚀刻循环周期如图30中工艺步骤502、504及506的循环回复(loopingback)。根据其他实施例，如图24所示的余留沟槽114在沉积工艺中完全填满硅而未经更多的沉积-退火-蚀刻循环周期。

图25、图26及图27示出额外的沉积-退火-蚀刻循环周期。请参照图25，沉积一额外的硅层(其标示为122b)。硅层122a及122b的结合称作硅层122。硅层122b可具有相同的组成，且可通过选自于与形成硅层122a的相同候选方法来形成。硅层122b的厚度也介于至的范围。硅层122b也为顺应性层，因而其轮廓顺着硅层122a的表面的轮廓。

接着，如图26所示，进行退火。退火的工艺条件可相似于图24所示的工艺步骤。退火制成之后的结果是硅层122的上部移动至下部。举例来说，位于沟槽114底部的硅层122部分，其厚度t4b(图25)增加成厚度t4b’，如图26所示。厚度差异(t4b’-t4b)可大于且介于至的范围。另一方面，位于条形体110顶部的硅层122部分，其厚度t4a(图25)减少至厚度t4a’，如图26所示。厚度差异(t4a-t4a’)可大于且介于至的范围。

在进行退火之后，进行回蚀刻，而得到的结构示出于图27。利用相似于图24所示的回蚀刻的工艺条件来进行上述回蚀刻。回蚀刻进一步去除角落部分并消除硅层122的悬突而造成宽度w3’与w4’之间差异增加超过图26中宽度w3与w4之间差异。

在形成图27的结构之后，可进行多个沉积-退火-蚀刻循环周期，接着进行沉积以完全填满沟槽114。对应的工艺如图30所示的工艺流程500中的工艺步骤508所述。另外，上述进行沉积以完全填满沟槽114可不经由多个沉积-退火-蚀刻循环周期。接着，进行平坦化工艺(例如，cmp或机械研磨)，所得到的结构示出于图28。余留的填充材料可相似于或稍微不同于先前所填入的硅层122a及122b(图25)。

在上述例示性循环周期中，每一循环周期可包括一沉积工艺、一退火工艺及一回蚀刻工艺。根据一些实施例，任何循环周期可包括沉积及退火工艺而没有回蚀刻工艺，或者沉积及回蚀刻工艺而没有退火工艺的任意组合。因此，可进行多个循环周期，其中若干个循环周期包括沉积工艺、退火及回蚀刻工艺，若干个循环周期包括沉积工艺及退火工艺(无回蚀刻工艺)，而其余的循环周期包括沉积工艺及回蚀刻工艺(无退火工艺)。

进行图21至图28所示的工艺步骤之后形成了虚置栅极电极层38(图7)和/或半导体层60(图11a/图11b)，且可填入高深宽比的沟槽内而不产生孔洞、缝隙及弯曲。

上述实施例具有若干具有优点的特征。通过实施沉积-退火-蚀刻循环周期，可填充沟槽而不产生孔洞、缝隙及弯曲。

根据一些实施例，一种半导体结构的制造方法，包括︰沉积一第一硅层，其中第一硅层包括：一第一部，位于多个条形体上方；以及一第二部，填入条形体之间的多个沟槽内，其中条形体突出高于一基体结构；实施一第一退火而容许部分的第一硅层的第一部朝向沟槽的下部移动；以及对第一硅层实施一第一蚀刻而去除第一硅层的若干部分。在一实施例中，上述方法还包括沉积一第二硅层；实施一第二退火，以对第一硅层及第二硅层进行退火；以及对第一硅层及第二硅层实施一第二蚀刻。在一实施例中，条形体包括多个虚置栅极堆叠，且上述方法还包括：形成一介电层于虚置栅极堆叠上，而第一硅层沉积于介电层上；以及去除第一硅层及第二硅层。在一实施例中，上述方法还包括：去除虚置栅极堆叠而形成多个凹口；以及形成多个取代栅极于凹口内，而第一硅层及第二硅层在形成取代栅极之后去除。在一实施例中，上述方法还包括：去除该介电层。在一实施例中，条形体包括多个半导体鳍部，且上述方法还包括形成一虚置栅极介电层于半导体鳍部上，而第一硅层沉积于虚置栅极介电层上。在一实施例中，上述方法还包括：图案化第一硅层而形成一虚置栅极堆叠。在一实施例中，于介于450℃至600℃之间的温度实施第一退火。

根据一些实施例，一种半导体结构的制造方法，包括︰形成多个源极/漏极区于多个半导体鳍部上，其中半导体鳍部位于多个虚置栅极堆叠之间；形成一介电层于源极/漏极区及虚置栅极堆叠上；将一半导体材料完全填满位于虚置栅极堆叠之间的多个沟槽，其中完全填满沟槽包括：实施一第一沉积-退火-蚀刻循环周期而形成一第一半导体层于介电层上，而第一半导体层局部填入位于虚置栅极堆叠之间的沟槽内；平坦化半导体材料直至露出虚置栅极堆叠；以多个取代栅极来取代虚置栅极堆叠；以及去除半导体材料及第一半导体层的余留部分。在一实施例中，上述方法还包括：实施一第二沉积-退火-蚀刻循环周期而形成一第二半导体层于第一半导体层上。在一实施例中，第一沉积-退火-蚀刻循环周期包括：沉积第一半导体层而成一顺应性层；对第一半导体层实施退火；以及蚀刻第一半导体层而去除第一半导体层的若干部分。在一实施例中，在实施退火中，第一半导体层的上部移动至沟槽的下部。在一实施例中，于介于450℃至600℃之间的温度实施退火。在一实施例中，退火造成位于虚置栅极堆叠的其中一者的顶部上方的第一半导体层的顶部的厚度减少超过25％。

根据一些实施例，一种半导体结构的制造方法，包括︰实施多个沉积-退火-蚀刻循环周期以堆叠多个半导体层，而半导体层包括：多个第一部，位于多个虚置栅极堆叠上；以及多个第二部，局部填入位于虚置栅极堆叠之间的多个沟槽内，其中虚置栅极堆叠突出于多个隔离区上方，且其中每一沉积-退火-蚀刻循环周期包括：沉积一顺应性半导体层；对顺应性半导体层实施退火，以将该顺应性半导体层转成具有厚底轮廓的非顺应性半导体层；以及实施蚀刻，以局部非顺应性半导体层；以及将一额外半导体层填入沟槽的余留部分。在一实施例中，上述方法还包括对半导体层及额外半导体层实施平坦化。在一实施例中，在实施退火过程中，半导体层的较高部分及较低部分的厚度改变。在一实施例中，上述方法还包括实施一去除工艺，以完全去除半导体层及额外半导体层。在一实施例中，上述方法还包括在实施去除工艺之前，以多个取代栅极来取代虚置栅极堆叠。在一实施例中，上述方法还包括在实施去除工艺之后，形成一内层介电层于由去除的半导体层及去除的额外半导体层所留下的空间内。

以上概略说明了本公开数个实施例的特征，使本领域普通技术人员对于本公开的型态可更为容易理解。任何本领域普通技术人员应了解到可轻易利用本公开作为其它工艺或结构的变更或设计基础，以进行相同于此处所述实施例的目的和/或获得相同的优点。任何本领域普通技术人员也可理解与上述等同的结构并未脱离本公开的构思和保护范围内，且可在不脱离本公开的构思和范围内，当可作更动、替代与润饰。