本发明属于集成电路制造技术领域，特别是涉及一种晶体管结构、存储器结构及其制备方法。
背景技术：
动态随机存储器(dynamicrandomaccessmemory，简称：dram)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每一个存储单元主要由一个晶体管与一个由晶体管所操控的电容器所构成，且存储单元会排列成阵列形式，每一个存储单元通过字线与位线彼此电性连接。随着电子产品日益朝向轻、薄、短、小发展，动态随机存取存储器组件的设计也必须符合高集成度、高密度的要求朝小型化发展的趋势发展，为提高动态随机存取存储器的积集度以加快组件的操作速度，及符合消费者对于小型化电子装置的需求，近年来发展出埋入式栅极字线动态随机存取存储器，以满足上述种种需求。
然而，现有的动态随机存储器由于栅氧化层各部分的厚度相同，存在较大的栅诱导漏极泄漏电流(gate-induceddrainleakage，gidl)的问题，而较大的栅诱导漏极泄漏电流会使得动态随机存储器存在基本特性-刷新特性变差及保持时间劣化等问题。
技术实现要素：
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种晶体管结构、存储器结构及其制备方法，用于解决现有技术中的动态随机存储器由于存在较大的栅诱导漏极泄漏电流而导致的动态随机存储器存在基本特性-刷新特性变差及保持时间劣化等问题。
为实现上述目的及其他相关目的，本发明提供一种晶体管结构的制备方法，所述晶体管结构包括如下步骤：
1)提供一半导体衬底，并于所述半导体衬底内形成沟槽结构；
2)采用原子层沉积工艺于所述沟槽结构的底部及侧壁形成第一栅氧化层，位于所述沟槽结构底部的所述第一栅氧化层与位于所述沟槽结构侧壁的所述第一栅氧化层具有概呈相同的厚度；
3)采用原位水汽生成工艺于所述第一栅氧化层表面形成第二栅氧化层，位于所述沟槽结构底部的所述第二栅氧化层的厚度小于位于所述沟槽结构侧壁的所述第二栅氧化层的厚度；所述第一栅氧化层与所述第二栅氧化层共同构成一双层结构的栅氧化层；
4)于所述栅氧化层的底部及局部侧壁形成导电层，其中，所述导电层的顶端低于所述半导体衬底的上表面；
5)于所述沟槽结构内形成填孔绝缘层，所述填孔绝缘层填满所述沟槽结构；及，
6)于所述沟槽结构两侧的所述半导体衬底内分别形成源区及漏区。
作为本发明的一种优选方案，步骤2)中形成的所述第一栅氧化层的厚度介于40埃～50埃；步骤3)中形成的位于所述沟槽结构侧壁的所述第二栅氧化层的厚度介于80埃～100埃；步骤3)中形成的位于所述沟槽结构底部的所述第二栅氧化层的厚度介于0.01埃～20埃。
作为本发明的一种优选方案，步骤3)后形成的位于所述沟槽结构底部的所述栅氧化层的厚度介于50埃～60埃。
本发明还提供一种晶体管结构，所述晶体管结构包括：半导体衬底，具有位于所述半导体衬底内的沟槽结构；第一栅氧化层，位于所述沟槽结构的底部及侧壁，且位于所述沟槽结构底部的所述第一栅氧化层与位于所述沟槽结构侧壁的所述第一栅氧化层具有概呈相同的厚度；第二栅氧化层，位于所述第一栅氧化层表面，且位于所述沟槽结构底部的所述第二栅氧化层的厚度小于位于所述沟槽结构侧壁的所述第二栅氧化层的厚度；所述第一栅氧化层与所述第二栅氧化层共同构成一双层结构的栅氧化层；导电层，位于所述栅氧化层的底部及局部侧壁，其中，所述导电层的顶端低于所述半导体衬底的上表面；及，填孔绝缘层，填充于所述沟槽结构内，且填满所述沟槽结构；其中，所述半导体衬底还形成有源区和漏区，所述源区位于所述沟槽结构一侧的所述半导体衬底内，所述漏区位于所述沟槽结构另一侧的所述半导体衬底内。
作为本发明的一种优选方案，位于所述沟槽结构底部的所述第二栅氧化层的厚度还小于位于所述沟槽结构底部的所述第一栅氧化层的厚度。
作为本发明的一种优选方案，所述第一栅氧化层的厚度介于40埃～50埃，位于所述沟槽结构侧壁的所述第二栅氧化层的厚度介于80埃～100埃，位于所述沟槽结构底部的所述第二栅氧化层的厚度介于0.01埃～20埃。
作为本发明的一种优选方案，所述沟槽结构底部的所述栅氧化层的厚度介于50埃～60埃。
本发明还提供一种晶体管结构的制备方法，所述晶体管结构的制备方法包括以下步骤：
提供一半导体衬底，并于所述半导体衬底内形成沟槽结构；采用原位水汽生成工艺于所述沟槽结构的底部及侧壁形成栅氧化层；于所述栅氧化层的底部及局部侧壁形成导电层，其中，所述导电层的顶端低于所述半导体衬底的上表面；于所述沟槽结构内形成填孔绝缘层，所述填孔绝缘层填满所述沟槽结构；于所述沟槽结构两侧的所述半导体衬底内分别形成源区及漏区；其中，
位于所述沟槽结构底部的所述栅氧化层的厚度小于位于所述沟槽结构侧壁的所述栅氧化层的厚度。
作为本发明的一种优选方案，所述沟槽结构底部的所述栅氧化层的厚度介于50埃～60埃。
本发明还提供一种晶体管结构，所述晶体管结构包括：
半导体衬底，具有位于所述半导体衬底内的沟槽结构；
栅氧化层，位于所述沟槽结构的底部及侧壁，且位于所述沟槽结构底部的所述栅氧化层的厚度小于位于所述沟槽结构侧壁的所述栅氧化层的厚度；
导电层，位于所述栅氧化层的底部及局部侧壁，其中，所述导电层的顶端低于所述半导体衬底的上表面；及，
填孔绝缘层，填充于所述沟槽结构内，且填满所述沟槽结构；
其中，所述半导体衬底还形成有源区和漏区，所述源区位于所述沟槽结构一侧的所述半导体衬底内，所述漏区位于所述沟槽结构另一侧的所述半导体衬底内。
作为本发明的一种优选方案，所述沟槽结构底部的所述栅氧化层的厚度介于50埃～60埃。
本发明还提供一种存储器结构的制备方法，所述存储器结构的制备方法包括以下步骤：
1)提供一半导体衬底，并于所述半导体衬底内形成多个沟槽结构；所述半导体衬底内形成有若干个有源区，至少两个的所述沟槽结构贯穿各所述有源区；
2)于所述沟槽结构的底部及侧壁形成栅氧化层，且位于所述沟槽结构底部的所述栅氧化层的厚度小于位于所述沟槽结构侧壁的所述栅氧化层的厚度；
3)于所述栅氧化层的底部及局部侧壁形成导电层，其中，所述导电层的顶端低于所述半导体衬底的上表面；所述导电层构成埋入式栅极字线，所述埋入式栅极字线的延伸方向与所述有源区的延伸方向相交在小于90度的第一角度；
4)于所述沟槽结构内形成填孔绝缘层，所述填孔绝缘层填满所述沟槽结构；
5)于所述沟槽结构两侧的所述半导体衬底的所述有源区内分别形成源区及漏区，所述漏区位于所述有源区在所述沟槽结构之间的中间部位，所述源区位于所述有源区在所述沟槽结构外的侧边部位；
6)于所述半导体衬底内形成若干个平行间隔排布的位线，所述位线的延伸方向与所述有源区的延伸方向相交在小于90度的第二角度，且与所述埋入式栅极字线的延伸方向相交在小于等于90度的第三角度，所述第三角度大于所述第一角度亦大于所述第二角度；所述位线与所述晶体管结构的漏区相连接；及，
7)于所述半导体衬底上形成若干个电容器结构，所述电容器结构与所述晶体管结构的所述源区相连接。
作为本发明的一种优选方案，步骤2)中，于所述沟槽结构的底部及侧壁形成栅氧化层包括如下步骤：
2-1)采用原子层沉积工艺于所述沟槽结构的底部及侧壁形成第一栅氧化层，位于所述沟槽结构底部的所述第一栅氧化层与位于所述沟槽结构侧壁的所述第一栅氧化层具有概呈相同的厚度；及，
2-2)采用原位水汽生成工艺于所述第一栅氧化层表面形成第二栅氧化层，位于所述沟槽结构底部的所述第二栅氧化层的厚度小于位于所述沟槽结构侧壁的所述第二栅氧化层的厚度。
作为本发明的一种优选方案，步骤2-1)中形成的所述第一栅氧化层的厚度介于40埃～50埃；步骤2-2)中形成的位于所述沟槽结构侧壁的所述第二栅氧化层的厚度介于80埃～100埃；步骤2-2)中形成的位于所述沟槽结构底部的所述第二栅氧化层的厚度介于0.01埃～20埃。
作为本发明的一种优选方案，步骤5)与步骤6)之间还包括如下步骤：于所述晶体管结构的漏区形成位线接触结构，所述位线接触结构与所述晶体管结构的漏区相接触；步骤6)中形成的所述位线经由所述位线接触结构与所述晶体管结构的漏区相连接。
作为本发明的一种优选方案，步骤6)与步骤7)之间还包括如下步骤：于所述晶体管结构的源区形成存储节点接触结构，所述存储节点接触结构与所述晶体管结构的源区相接触；步骤7)中形成的所述电容器结构经由所述存储节点接触结构与所述晶体管结构的源区相连接。
作为本发明的一种优选方案，步骤2)中形成的位于所述沟槽结构底部的所述栅氧化层的厚度介于50埃～60埃。
本发明还提供一种存储器结构，所述存储器结构包括：
半导体衬底，具有若干个位于所述半导体衬底内的沟槽结构，所述衬底内形成有若干个有源区，至少两个的所述沟槽结构贯穿各所述有源区；
栅氧化层，位于所述沟槽结构的底部及侧壁，且位于所述沟槽结构底部的所述栅氧化层的厚度小于位于所述沟槽结构侧壁的所述栅氧化层的厚度；
导电层，位于所述栅氧化层的底部及局部侧壁，其中，所述导电层的顶端低于所述半导体衬底的上表面；所述导电层构成埋入式栅极字线，所述埋入式栅极字线的延伸方向与所述有源区的延伸方向相交在小于90度的第一角度；及，
填孔绝缘层，填充于所述沟槽结构内，且填满所述沟槽结构；其中，所述半导体衬底还形成有源区和漏区，所述源区位于所述沟槽结构一侧的所述半导体衬底内，所述漏区位于所述沟槽结构另一侧的所述半导体衬底内；
若干个平行间隔排布的位线，所述位线的延伸方向与所述有源区的延伸方向相交在小于90度的第二角度，且所述位线的延伸方向与与所述埋入式栅极字线的延伸方向相交在小于等于90度的第三角度，所述第三角度大于所述第一角度亦大于所述第二角度；所述位线与所述晶体管结构的所述漏区相连接；及，
若干个电容器结构，所述电容器结构与所述晶体管结构的源区相连接。
作为本发明的一种优选方案，所述栅氧化层包括：
第一栅氧化层，位于所述沟槽结构的底部及侧壁，且位于所述沟槽结构底部的所述第一栅氧化层与位于所述沟槽结构侧壁的所述第一栅氧化层具有概呈相同的厚度；及，
第二栅氧化层，位于所述第一栅氧化层表面，且位于所述沟槽结构底部的所述第二栅氧化层的厚度小于位于所述沟槽结构侧壁的所述第二栅氧化层的厚度。
作为本发明的一种优选方案，位于所述沟槽结构底部的所述第二栅氧化层的厚度还小于位于位于所述沟槽结构底部的所述第一栅氧化层的厚度。
作为本发明的一种优选方案，所述第一栅氧化层的厚度介于40埃～50埃，位于所述沟槽结构侧壁的所述第二栅氧化层的厚度介于80埃～100埃，位于所述沟槽结构底部的所述第二栅氧化层的厚度介于0.01埃～20埃。
作为本发明的一种优选方案，所述存储器结构还包括位线接触结构，所述位线接触结构位于所述位线与所述晶体管结构的漏区之间，且将所述位线与所述晶体管结构的漏区相连接。
作为本发明的一种优选方案，所述存储器结构还包括存储节点接触结构，所述存储节点接触结构位于所述电容器结构与所述晶体管结构的源区之间，且将所述电容器结构与所述晶体管结构的源区相连接。
作为本发明的一种优选方案，所述沟槽结构底部的所述栅氧化层的厚度介于50埃～60埃。
如上所述，本发明的晶体管结构、存储器结构及其制备方法，具有以下有益效果：
本发明的晶体管结构通过将栅氧化层设置为位于沟槽结构底部的栅氧化层的厚度小于位于沟槽结构侧壁的栅氧化层的厚度的结构，可以显著减小栅诱导漏极泄漏电流，进而提升器件的整体性能。
附图说明
图1显示为本发明实施例一中提供的晶体管结构的制备方法的流程图。
图2至图7显示为本发明实施例一中提供的晶体管结构的制备方法各步骤中的截面结构示意图；其中，图7为本发明实施例二中的晶体管结构的截面结构示意图。
图8显示为本发明实施例三中提供晶体管结构的制备方法中形成栅氧化层后的截面结构示意图；
图9显示为本发明实施例三中提供晶体管结构的制备方法得到的晶体管结构的截面结构示意图，其中，图9为本发明实施例四中的晶体管结构的截面结构示意图。
图10显示为本发明实施例五中提供的存储器结构的制备方法的流程图。
图11至图20显示为本发明实施例五中提供的存储结构的制备方法在各步骤的结构示意图；其中，图19为步骤6)得到的结构的俯视结构示意图，图18为图19沿aa方向的截面结构示意图，图20为本发明实施例六中的存储器结构的截面结构示意图。
元件标号说明
10半导体衬底
101浅沟槽隔离结构
102有源区
11沟槽结构
12栅氧化层
121第一栅氧化层
122第二栅氧化层
13导电层
131埋入式栅极字线
14填充绝缘层
15源区
16漏区
17位线
18电容结构
19位线接触结构
20存储节点接触结构
d1位于沟槽结构底部的栅氧化层的厚度
d2位于沟槽结构侧壁的栅氧化层的厚度
α第一角度
β第二角度
γ第三角度
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图20。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
实施例一
如图1所示，本发明提供一种晶体管结构的制备方法，所述晶体管结构包括如下步骤：
1)提供一半导体衬底10，并于所述半导体衬底内形成沟槽结构11；
2)采用原子层沉积(ald)工艺于所述沟槽结构11的底部及侧壁形成第一栅氧化层121，位于所述沟槽结构11底部的所述第一栅氧化层121与位于所述沟槽结构11侧壁的所述第一栅氧化层121具有概呈相同的厚度；
3)采用原位水汽生成(issg)工艺于所述第一栅氧化层121表面形成第二栅氧化层122，位于所述沟槽结构11底部的所述第二栅氧化层122的厚度小于位于所述沟槽结构11侧壁的所述第二栅氧化层122的厚度；所述第一栅氧化层121与所述第二栅氧化层122共同构成一双层结构的栅氧化层12；
4)于所述栅氧化层12的底部及局部侧壁形成导电层13，其中，所述导电层13的顶端低于所述半导体衬底10的上表面；
5)于所述沟槽结构11内形成填孔绝缘层14，所述填孔绝缘层14填满所述沟槽结构11；及，
6)于所述沟槽结构11两侧的所述半导体衬底10内分别形成源区15及漏区16。
在步骤1)中，请参阅图1的s1步骤及图2，提供一半导体衬底10，并于所述半导体衬底10内形成沟槽结构11。
作为示例，所述半导体衬底10的材料包括但不限于单晶或多晶半导体材料，另外，还可以是本征单晶硅衬底或者是轻微掺杂的硅衬底，进一步，可以为n型多晶硅衬底或p型多晶硅衬底，在本实施例中，所述半导体衬底10为p+型多晶硅材料的衬底。
作为示例，所述半导体衬底10内可以形成有若干个浅沟槽隔离结构(未示出)，所述浅沟槽隔离结构于所述半导体衬底10内隔离出若干个有源区(未示出)。所述沟槽结构11可以位于所述有源区内、所述浅沟槽隔离结构内或所述有源区与所述浅沟槽隔离结构内。
作为示例，所述沟槽结构11的形状和数量可以根据实际需要进行设定，图2中以所述沟槽结构11为u形沟槽、所述沟槽结构11的数量为一个作为示例，但在实际示例中并不以此为限。
作为示例，于所述半导体衬底10内形成沟槽结构11包括如下步骤：
1-1)于所述半导体衬底10表面形成一层具有窗口(未示出)的掩膜层(未示出)，其中，所述窗口与所述沟槽结构上下对应；及
1-2)基于所述窗口对所述半导体衬底10进行刻蚀，以形成所述沟槽结构11。
在步骤2)中，请参阅图1中的s2步骤及图3，采用原子层沉积工艺于所述沟槽结构11的底部及侧壁形成第一栅氧化层121，位于所述沟槽结构11底部的所述第一栅氧化层121与位于所述沟槽结构11侧壁的所述第一栅氧化层121具有概呈相同的厚度。
需要说明的是，步骤2)中处理采用原子层沉积工艺形成所述第一栅氧化层121之外，其他任意一种阶梯覆盖率(stepcoverage)比较好、能够于所述沟槽结构11的底部及侧壁形成厚度概呈相同的所述第一栅氧化层121的工艺均可用于实施步骤2)。
作为示例，步骤2)中形成的所述第一栅氧化层121的厚度可以根据实际需要进行设定，优选地，本实施例中，所述第一栅氧化层121的厚度介于40埃～50埃之间。
在步骤3)中，请参阅图1中的s3步骤及图4，采用原位水汽生成(issg)工艺于所述第一栅氧化层121表面形成第二栅氧化层122，位于所述沟槽结构11底部的所述第二栅氧化层122的厚度小于位于所述沟槽结构11侧壁的所述第二栅氧化层122的厚度；所述第一栅氧化层121与所述第二栅氧化层122共同构成一双层结构的栅氧化层12。
作为示例，所谓原位水汽生成工艺是采用掺入少量氢气的氧气作为反应气体，在高温下氢气和氧气产生类似燃烧的化学反应，生成大量的气相活性自由基，其中，气相活性自由基主要是原子氧，由于原子氧的强氧化作用，采用原位水汽生成工艺可以得到内部缺陷少、界面态密度比较小的氧化层。但原位水汽生成工艺的阶梯覆盖率比较差，又由于所述沟槽结构11具有一定的深度，采用原位水汽生成工艺于所述沟槽结构11内形成所述第二栅氧化层12时，会使得位于所述沟槽结构11底部的所述第二栅氧化层122的厚度小于位于所述沟槽结构11侧壁的所述第二栅氧化层122的厚度。
作为示例，步骤3)形成的所述第二栅氧化层122的厚度可以根据实际需要进行设定，优选地，本实施例中，步骤3)中形成的位于所述沟槽结构11侧壁的所述第二栅氧化层122的厚度介于80埃～100埃，步骤3)中形成的位于所述沟槽结构11底部的所述第二栅氧化层122的厚度介于0.01埃～20埃。
需要说明的是，除了原位水汽生成工艺之外，步骤3)中还可以采用其他任意一种阶梯覆盖率(stepcoverage)比较差、能够位于所述沟槽结构11底部的所述第二栅氧化层122的厚度小于位于所述沟槽结构11侧壁的所述第二栅氧化层122的厚度的工艺均可用于实施步骤3)。
作为示例，步骤3)后形成的位于所述沟槽结构11底部的所述栅氧化层12的厚度d1可以根据实际需要进行设定，优选地，本实施例中，位于所述沟槽结构11底部的所述栅氧化层12的厚度d1介于50埃～60埃之间。当然，在其他示例中，可以根据实际需要依据位于所述沟槽结构11侧壁的所述栅氧化层12的厚度d2调整位于所述沟槽结构11底部的所述栅氧化层12的厚度d1，位于所述沟槽结构11底部的所述栅氧化层12的厚度d1与位于所述沟槽结构11侧壁的所述栅氧化层12的厚度d2的厚度差此处不做限定。
位于所述沟槽结构11底部的所述栅氧化层12的厚度d1小于位于所述沟槽结构11侧壁的所述栅氧化层12的厚度d2，可以显著减小得到的所述晶体管结构的栅诱导漏极泄漏电流，进而提升器件的整体性能。
在步骤4)中，请参阅图1中的s4步骤及图5，于所述栅氧化层12的底部及局部侧壁形成导电层13，其中，所述导电层13的顶端低于所述半导体衬底10的上表面。
作为示例，于所述栅氧化层12的底部及局部侧壁形成导电层13可以包括如下步骤：
4-1)于步骤3)得到的结构表面及所述沟槽结构11内形成一层导电材料层(未示出)，所述导电材料层填满所述沟槽结构11并覆盖所述半导体衬底10的表面；
4-2)采用回刻工艺去除位于所述半导体衬底10表面的所述导电材料层及位于所述沟槽结构11内的部分所述导电材料层，使得保留于所述沟槽结构11内的所述导电材料层的顶部低于所述半导体衬底10的上表面，保留于所述沟槽结构11内的所述导电材料层即为所述导电层13。当然，在其他示例中，还可以先采用刻蚀工艺或研磨工艺去除位于所述半导体衬底10表面的所述导电材料层，然后再采用回刻工艺去除位于所述沟槽结构11内的部分所述导电材料层以得到所述导电层13。
当然，在其他示例中，还可以只在所述沟槽结构11内沉积一定厚度的导电材料层作为所述导电层13。
作为示例，所述导电层13的顶部距离所述半导体衬底10上表面的距离可以根据实际需要进行设置，此处不做限定。
作为示例，所述导电层13的材料可以为但不仅限于钨(w)。
在步骤5)中，请参阅图1中的s5步骤及图6，于所述沟槽结构11内形成填孔绝缘层14，所述填孔绝缘层14填满所述沟槽结构11。
作为示例，于所述沟槽结构11内形成填孔绝缘层14包括如下步骤：
5-1)于所述沟槽结构11内所述导电层13的表面及所述半导体衬底10的表面形成绝缘材料层(未示出)；
5-2)采用研磨工艺去除位于所述半导体衬底10表面的所述绝缘材料层，保留于所述沟槽结构11内的所述绝缘材料层即为所述填孔绝缘层14。
当然，在其他示例中还可以直接于所述沟槽结构11内的所述导电层13表面沉积绝缘材料层，所述绝缘材料层填满所述沟槽结构11，填满所述沟槽结构11的所述绝缘材料层即为所述填孔绝缘层14。
作为示例，所述填孔绝缘层14的材料可以为但不仅限于氮化硅(sin)。
在步骤6)中，请参阅图1中的s6步骤及图7，于所述沟槽结构11两侧的所述半导体衬底10内分别形成源区15及漏区16。
作为示例，采用离子注入工艺于所述沟槽结构11两侧的所述半导体衬底10内分别形成所述源区15及所述漏区16，形成所述源区15及所述漏区16的方法为本领域人员所知晓，此处不再累述。
实施例二
请结合图2至图6继续参阅图7，本发明还提供一种晶体管结构，所述晶体管结构可以采用但不仅限于实施例一中所述的制备方法制备而得到，所述晶体管结构包括：半导体衬底10；沟槽结构11，所述沟槽结构11位于所述半导体衬底10内；第一栅氧化层121，所述第一栅氧化层121位于所述沟槽结构11的底部及侧壁，且位于所述沟槽结构11底部的所述第一栅氧化层121与位于所述沟槽结构11侧壁的所述第一栅氧化层121具有概呈相同的厚度；第二栅氧化层122，所述第二栅氧化层122位于所述第一栅氧化层121表面，且位于所述沟槽结构11底部的所述第二栅氧化层122的厚度小于位于所述沟槽结构11侧壁的所述第二栅氧化层122的厚度；所述第一栅氧化层121与所述第二栅氧化层122共同构成一双层结构的栅氧化层12；导电层13，所述导电层13位于所述栅氧化层12的底部及局部侧壁，其中，所述导电层13的顶端低于所述半导体衬底10的上表面；及，填孔绝缘层14，所述填孔绝缘层14填充于所述沟槽结构11内，且填满所述沟槽结构11；其中，所述半导体衬底10还形成有源区15及漏区16，所述源区15位于所述沟槽结构11一侧的所述半导体衬底10内，所述漏极16位于所述沟槽结构11另一侧的所述半导体衬底10内源。
作为示例，所述半导体衬底10的材料包括但不限于单晶或多晶半导体材料，另外，还可以是本征单晶硅衬底或者是轻微掺杂的硅衬底，进一步，可以为n型多晶硅衬底或p型多晶硅衬底，在本实施例中，所述半导体衬底10为p+型多晶硅材料的衬底。
作为示例，所述半导体衬底10内可以形成有若干个浅沟槽隔离结构(未示出)，所述浅沟槽隔离结构于所述半导体衬底10内隔离出若干个有源区(未示出)。所述沟槽结构11可以位于所述有源区内、所述浅沟槽隔离结构内或所述有源区与所述浅沟槽隔离结构内。
作为示例，所述沟槽结构11的形状和数量可以根据实际需要进行设定，图2中以所述沟槽结构11为u形沟槽、所述沟槽结构11的数量为一个作为示例，但在实际示例中并不以此为限。
作为示例，所述第一栅氧化层121为采用阶梯覆盖率较好的工艺形成的氧化层，优选地，本实施例中，所述第一栅氧化层121为采用原子层沉积工艺形成的氧化层；所述第二栅氧化层122为采用阶梯覆盖率较差的工艺形成的氧化层，优选地，本实施例中，所述第二栅氧化层122为采用原位水汽生成工艺形成氧化层。
作为示例，所述第一栅氧化层121的厚度及所述第二栅氧化层122的厚度可以根据实际需要进行设定，优选地，位于所述沟槽结构11底部的所述第二栅氧化层122的厚度还小于位于所述沟槽结构11底部的所述第一栅氧化层121的厚度，更为优选地，本实施例中，所述第一栅氧化层121的厚度介于40埃～50埃，位于所述沟槽结构11侧壁的所述第二栅氧化层122的厚度介于80埃～100埃，位于所述沟槽结构11底部的所述第二栅氧化层122的厚度介于0.01埃～20埃。
位于所述沟槽结构11底部的所述栅氧化层12的厚度d1可以根据实际需要进行设定，优选地，本实施例中，位于所述沟槽结构11底部的所述栅氧化层12的厚度d1介于50埃～60埃之间。当然，在其他示例中，可以根据实际需要依据位于所述沟槽结构11侧壁的所述栅氧化层12的厚度d2调整位于所述沟槽结构11底部的所述栅氧化层12的厚度d1，位于所述沟槽结构11底部的所述栅氧化层12的厚度d1与位于所述沟槽结构11侧壁的所述栅氧化层12的厚度d2的厚度差此处不做限定。
位于所述沟槽结构11底部的所述栅氧化层12的厚度d1小于位于所述沟槽结构11侧壁的所述栅氧化层12的厚度d2，可以显著减小所述晶体管结构的栅诱导漏极泄漏电流，进而提升器件的整体性能。
作为示例，所述导电层13的顶部距离所述半导体衬底10上表面的距离可以根据实际需要进行设置，此处不做限定。
作为示例，所述导电层13的材料可以为但不仅限于钨(w)。
作为示例，所述填孔绝缘层14的材料可以为但不仅限于氮化硅(sin)。
实施例三
本发明还提供一种晶体管结构的制备方法，本实施例中所述的晶体管结构的制备方法与实施例一中所述的晶体管结构的制备方法大致相同，二者的区别在于所述栅氧化层12的具体结构及形成方法不同，具体为：实施例一中先采用原子层沉积工艺于所述沟槽结构11的底部及侧壁形成所述第一栅氧化层121，然后再采用原位水汽生成工艺于所述第一栅氧化层121表面形成所述第二栅氧化层122，所述第一栅氧化层121与所述第二栅氧化层122共同构成所述栅氧化层12；而本实施例中，可以采用原位水汽生成工艺这一步工艺于所述沟槽结构11的底部及侧壁形成一层氧化层作为所述栅氧化层12，如图8所示。当然，在其他示例中，除了原位水汽生成工艺之外，还可以采用其他任意一种阶梯覆盖率(stepcoverage)比较差、能够位于所述沟槽结构11底部的所述栅氧化层12的厚度小于位于所述沟槽结构11侧壁的所述栅氧化层12的厚度的工艺均可用于形成所述栅氧化层12。本实施例得到的所述晶体管结构的截面图如图9所示。
实施例四
请继续参阅图9，本发明还提供一种晶体管结构，本实施例中所述的晶体管结构与实施例二中所述的晶体管结构大致相同，二者的区别仅在于所述栅氧化层12的结构不同，具体为：实施例二中所述的栅氧化层12包括位于所述沟槽结构11的底部及侧壁的所述第一栅氧化层121及位于所述第一栅氧化层121表面的所述第二栅氧化层122；而本实施例中，所述栅氧化层12可以为一层氧化层结构，此时，所述栅氧化层12为采用阶梯覆盖率较好的工艺一步形成的氧化层，优选地，本实施例中，所述栅氧化层12为采用原子层沉积工艺形成的氧化层。
实施例五
请参阅图10，本发明还提供一种存储器结构的制备方法，所述存储器结构的制备方法包括以下步骤：
1)提供一半导体衬底10，并于所述半导体衬底10内形成沟槽结构11；所述半导体衬底10内形成有若干个有源区102，至少两个的所述沟槽结构11贯穿各所述有源区102；
2)于所述沟槽结构11的底部及侧壁形成栅氧化层12，且位于所述沟槽结构11底部的所述栅氧化层12的厚度小于位于所述沟槽结构11侧壁的所述栅氧化层12的厚度；
3)于所述栅氧化层12的底部及局部侧壁形成导电层13，其中，所述导电层13的顶端低于所述半导体衬底10的上表面；所述导电层13构成埋入式栅极字线131，所述埋入式栅极字线131的延伸方向与所述有源区102的延伸方向相交在小于90度的第一角度α；
4)于所述沟槽结构内形成填孔绝缘层，所述填孔绝缘层填满所述沟槽结构；
5)于所述沟槽结构两侧的所述半导体衬底10的所述有源区102内分别形成源极15及漏极16，所述漏区16位于所述有源区102在所述沟槽结构11之间的中间部位，所述源区15位于所述有源区在所述沟槽结构外的侧边部位；
6)于所述半导体衬底内形成若干个平行间隔排布的位线，所述位线的延伸方向与所述有源区的延伸方向相交在小于90度的第二角度β，且与所述埋入式栅极字线的延伸方向相交在小于等于90度的第三角度γ，所述第三角度γ大于所述第一角度α亦大于所述第二角度β；所述位线与所述晶体管结构的漏区相连接；及，
7)于所述半导体衬底上形成若干个电容器结构，所述电容器结构与所述晶体管结构的所述源区相连接。
在步骤1)中，请参阅图10中的s1步骤及图11，提供一半导体衬底10，并于所述半导体衬底10内形成沟槽结构11；所述半导体衬底10内形成有若干个有源区102，至少两个的所述沟槽结构11贯穿各所述有源区102。
作为示例，所述半导体衬底10的材料包括但不限于单晶或多晶半导体材料，另外，还可以是本征单晶硅衬底或者是轻微掺杂的硅衬底，进一步，可以为n型多晶硅衬底或p型多晶硅衬底，在本实施例中，所述半导体衬底10为p+型多晶硅材料的衬底。
作为示例，所述半导体衬底10内可以形成有若干个浅沟槽隔离结构101，所述浅沟槽隔离结构101于所述半导体衬底10内隔离出若干个有源区102。所述沟槽结构11可以位于所述有源区102内、所述浅沟槽隔离结构101内或所述有源区102与所述浅沟槽隔离结构101内。
作为示例，所述沟槽结构11的形状和数量可以根据实际需要进行设定，图11中以所述沟槽结构11为u形沟槽、所述沟槽结构11的数量为三个作为示例，但在实际示例中并不以此为限。
作为示例，于所述半导体衬底10内形成沟槽结构11包括如下步骤：
1-1)于所述半导体衬底10表面形成一层具有窗口(未示出)的掩膜层(未示出)，其中，所述窗口与所述沟槽结构11上下对应；及
1-2)基于所述窗口对所述半导体衬底10进行刻蚀，以形成所述沟槽结构11。
在步骤2)中，请参阅图10中的s2步骤及图12至图14，于所述沟槽结构11的底部及侧壁形成栅氧化层12，且位于所述沟槽结构11底部的所述栅氧化层12的厚度d1小于位于所述沟槽结构11侧壁的所述栅氧化层12的厚度d2。
在一示例中，于所述沟槽结构11的底部及侧壁形成栅氧化层12包括如下步骤：
2-1)采用原子层沉积(ald)工艺于所述沟槽结构11的底部及侧壁形成第一栅氧化层121，位于所述沟槽结构11底部的所述第一栅氧化层121与位于所述沟槽结构11侧壁的所述第一栅氧化层121具有概呈相同的厚度，如图12所示；及，
2-2)采用原位水汽生成(issg)工艺于所述第一栅氧化层121表面形成第二栅氧化层122，位于所述沟槽结构11底部的所述第二栅氧化层122的厚度小于位于所述沟槽结构11侧壁的所述第二栅氧化层122的厚度，如图13所示。
需要说明的是，步骤2-1)中处理采用原子层沉积工艺形成所述第一栅氧化层121之外，其他任意一种阶梯覆盖率(stepcoverage)比较好、能够于所述沟槽结构11的底部及侧壁形成厚度概呈相同的所述第一栅氧化层121的工艺均可用于实施步骤2-1)。
作为示例，步骤2-1)中形成的所述第一栅氧化层121的厚度可以根据实际需要进行设定，优选地，本实施例中，所述第一栅氧化层121的厚度介于40埃～50埃之间。
作为示例，所谓原位水汽生成工艺是采用掺入少量氢气的氧气作为反应气体，在高温下氢气和氧气产生类似燃烧的化学反应，生成大量的气相活性自由基，其中，气相活性自由基主要是原子氧，由于原子氧的强氧化作用，采用原位水汽生成工艺可以得到内部缺陷少、界面态密度比较小的氧化层。但原位水汽生成工艺的阶梯覆盖率比较差，又由于所述沟槽结构11具有一定的深度，采用原位水汽生成工艺于所述沟槽结构11内形成所述第二栅氧化层12时，会使得位于所述沟槽结构11底部的所述第二栅氧化层122的厚度小于位于所述沟槽结构11侧壁的所述第二栅氧化层122的厚度。
作为示例，步骤2-2)形成的所述第二栅氧化层122的厚度可以根据实际需要进行设定，优选地，本实施例中，步骤2-2)中形成的位于所述沟槽结构11侧壁的所述第二栅氧化层122的厚度介于80埃～100埃，步骤2-2)中形成的位于所述沟槽结构11底部的所述第二栅氧化层122的厚度介于0.01埃～20埃。
需要说明的是，除了原位水汽生成工艺之外，步骤2-2)中还可以采用其他任意一种阶梯覆盖率(stepcoverage)比较差、能够位于所述沟槽结构11底部的所述第二栅氧化层122的厚度小于位于所述沟槽结构11侧壁的所述第二栅氧化层122的厚度的工艺均可用于实施步骤2-2)。
在又一示例中，可以采用一步工艺于所述沟槽结构11的底部及侧壁形成一层氧化层作为所述栅氧化层12，如图14所示。具体的，本实施例中，直接采用原位水汽生成工艺于所述沟槽结构11的侧壁及底部形成所述栅氧化层12。当然，在其他示例中，除了原位水汽生成工艺之外，还可以采用其他任意一种阶梯覆盖率(stepcoverage)比较差、能够位于所述沟槽结构11底部的所述栅氧化层12的厚度小于位于所述沟槽结构11侧壁的所述栅氧化层12的厚度的工艺均可用于实施步骤2)。
作为示例，步骤2)中形成的位于所述沟槽结构11底部的所述栅氧化层12的厚度d1可以根据实际需要进行设定，优选地，本实施例中，位于所述沟槽结构11底部的所述栅氧化层12的厚度d1介于50埃～60埃之间。当然，在其他示例中，可以根据实际需要依据位于所述沟槽结构11侧壁的所述栅氧化层12的厚度d2调整位于所述沟槽结构11底部的所述栅氧化层12的厚度d1，位于所述沟槽结构11底部的所述栅氧化层12的厚度d1与位于所述沟槽结构11侧壁的所述栅氧化层12的厚度d2的厚度差此处不做限定。
位于所述沟槽结构11底部的所述栅氧化层12的厚度d1小于位于所述沟槽结构11侧壁的所述栅氧化层12的厚度d2，可以显著减小得到的所述晶体管结构的栅诱导漏极泄漏电流，进而提升器件的整体性能。
在步骤3)中，请参阅图10中的s3步骤及图15及图19，于所述栅氧化层12的底部及局部侧壁形成导电层13，其中，所述导电层13的顶端低于所述半导体衬底10的上表面；所述导电层13构成埋入式栅极字线131，所述埋入式栅极字线131的延伸方向与所述有源区102的延伸方向相交在小于90度的第一角度α。
作为示例，于所述栅氧化层12的底部及局部侧壁形成导电层13可以包括如下步骤：
3-1)于步骤2)得到的结构表面及所述沟槽结构11内形成一层导电材料层(未示出)，所述导电材料层填满所述沟槽结构11并覆盖所述半导体衬底10的表面；
3-2)采用回刻工艺去除位于所述半导体衬底10表面的所述导电材料层及位于所述沟槽结构11内的部分所述导电材料层，使得保留于所述沟槽结构11内的所述导电材料层的顶部低于所述半导体衬底10的上表面，保留于所述沟槽结构11内的所述导电材料层即为所述导电层13。当然，在其他示例中，还可以先采用刻蚀工艺或研磨工艺去除位于所述半导体衬底10表面的所述导电材料层，然后再采用回刻工艺去除位于所述沟槽结构11内的部分所述导电材料层以得到所述导电层13。
当然，在其他示例中，还可以只在所述沟槽结构11内沉积一定厚度的导电材料层作为所述导电层13。
作为示例，所述导电层13的顶部距离所述半导体衬底10上表面的距离可以根据实际需要进行设置，此处不做限定。
作为示例，所述导电层13的材料可以为但不仅限于钨(w)。
在步骤4)中，请参阅图10中的s4步骤及图16，于所述沟槽结构11内形成填孔绝缘层14，所述填孔绝缘层14填满所述沟槽结构11。
作为示例，于所述沟槽结构11内形成填孔绝缘层14包括如下步骤：
4-1)于所述沟槽结构11内所述导电层13的表面及所述半导体衬底10的表面形成绝缘材料层(未示出)；
4-2)采用研磨工艺去除位于所述半导体衬底10表面的所述绝缘材料层，保留于所述沟槽结构11内的所述绝缘材料层即为所述填孔绝缘层14。
当然，在其他示例中还可以直接于所述沟槽结构11内的所述导电层13表面沉积绝缘材料层，所述绝缘材料层填满所述沟槽结构11，填满所述沟槽结构11的所述绝缘材料层即为所述填孔绝缘层14。
作为示例，所述填孔绝缘层14的材料可以为但不仅限于氮化硅(sin)。
在步骤5)中，请参阅图10中的s5步骤及图17，于所述沟槽结构两侧的所述半导体衬底10的所述有源区102内分别形成源极15及漏极16，所述漏区16位于所述有源区102在所述沟槽结构11之间的中间部位，所述源区15位于所述有源区在所述沟槽结构外的侧边部位。
作为示例，采用离子注入工艺于所述沟槽结构11两侧的所述半导体衬底10内分别形成所述源区15及所述漏区16，形成所述源区15及所述漏区16的方法为本领域人员所知晓，此处不再累述。
在步骤6)中，请参阅图10中的s6步骤及图18至图19，其中，图19为该步骤得到的结构的俯视图，图18为图19沿aa方向的截面结构示意图，于所述半导体衬底10内形成若干个平行间隔排布的位线17，所述位线17的延伸方向与所述有源区102的延伸方向橡胶在小于90度的第二角度β，且与所述埋入式栅极字线131的延伸方向相交在小于等于90度的第三角度γ；所述第三角度γ大于所述第一角度α亦大于所述第二角度β；所述位线17与所述晶体管结构的漏区16相连接。
作为示例，步骤5)与步骤6)之间还包括如下步骤：于所述晶体管结构的漏区16上形成位线接触结构(blc)19，所述位线接触结构19与所述晶体管结构的漏区16相接触；步骤6)中形成的所述位线17经由所述位线接触结构19与所述晶体管结构的漏区16相连接。所述位线接触结构19为具有电连接功能的插塞结构，所述位线接触结构19的材料可以为金属或掺杂多晶硅等等。
作为示例，形成所述位线17及所述位线接触结构19的方法为本领域人员所知晓，此处不再累述。
需要说明的是，所述位线17与所述半导体衬底10之间及相邻所述位线17之间均形成有介质层(未示出)以将所述位线17与所述半导体衬底10隔离开，并将相邻的所述位线17隔离开。
需要进一步说明的是，为了便于理解和显示，图19中并未示意出所述位线接触结构19。
在步骤7)中，请参阅图10中的s7步骤及图20，于所述半导体衬底10上形成若干个电容器结构18，所述电容器结构18与所述晶体管结构的源区15相连接。
作为示例，步骤6)与步骤7)之间还包括如下步骤：于所述晶体管结构的源区15形成存储节点接触结构(snc)20，所述存储节点接触结构20与所述晶体管结构的源区15相接触；步骤7)中形成的所述电容器结构18经由所述存储节点接触结构20与所述晶体管结构的源区15相连接。所述存储节点接触结构20为具有电连接功能的插塞结构，所述存储节点接触结构20的材料可以为金属或掺杂多晶硅等等。
需要说明的是，所述存储节点接触结构20之间及所述电容器结构18之间均形成有介质层(未示出)以将所述相邻的所述存储节点接触结构20及相邻的所述电容器结构18隔离开。
作为示例，形成所述存储节点接触结构20及所述电容器结构18的方法为本领域人员所知晓，此处不再累述。
实施例六
请结合图10至图19继续参阅图20，本发明还提供一种存储器结构，所述存储器结构可以采用但不仅限于实施例五中所述的制备方法制备而得到，所述存储器结构包括：半导体衬底10，所述半导体衬底10内具有若干个位于所述半导体衬底10内的沟槽结构11，所述半导体衬底10内形成有若干个由浅沟槽隔离结构101隔离成的有源区102；栅氧化层12，所述栅极氧化层12位于所述沟槽结构11的底部及侧壁，且位于所述沟槽结构11底部的所述栅氧化层12的厚度小于位于所述沟槽结构11侧壁的所述栅氧化层12的厚度；导电层13，所述导电层13位于所述栅氧化层12的底部及局部侧壁，其中，所述导电层13的顶端低于所述半导体衬底10的上表面；所述导电层13沟槽埋入式栅极字线131，所述埋入式栅极字线131的延伸方向与所述有源区102的延伸方向相交在小于90的第一角度α；及，填孔绝缘层14，所述填孔绝缘层14填充于所述沟槽结构11内，且填满所述沟槽结构11；其中，所述半导体衬底10内还形成有源区15及漏极16，所述源区15位于所述沟槽结构11一侧的所述半导体衬底10内，所述漏极16位于所述沟槽结构11的另一侧的所述半导体衬底10内；若干个平行间隔排布的位线17，所述位线17的延伸方向与所述有源区102的延伸方向相交在小于90度的第二角度β，且所述位线17的延伸方向与所述埋入式栅极字线131的延伸方向相交在小于等于90度的第三角度γ；所述第三角度γ大于所述第一角度α亦大于所述第二角度β；所述位线17与所述晶体管结构的漏区16相连接；及，若干个电容器结构18，所述电容器结构18与所述晶体管结构的所述源区15相连接。
作为示例，所述半导体衬底10的材料包括但不限于单晶或多晶半导体材料，另外，还可以是本征单晶硅衬底或者是轻微掺杂的硅衬底，进一步，可以为n型多晶硅衬底或p型多晶硅衬底，在本实施例中，所述半导体衬底10为p+型多晶硅材料的衬底。
作为示例，所述半导体衬底10内可以形成有若干个浅沟槽隔离结构(未示出)，所述浅沟槽隔离结构于所述半导体衬底10内隔离出若干个有源区(未示出)。所述沟槽结构11可以位于所述有源区内、所述浅沟槽隔离结构内或所述有源区与所述浅沟槽隔离结构内。
作为示例，所述沟槽结构11的形状和数量可以根据实际需要进行设定，图19中以所述沟槽结构11为u形沟槽、所述沟槽结构11的数量为三个作为示例，但在实际示例中并不以此为限。
在一示例中，所述栅氧化层12包括：第一栅氧化层121，所述第一栅氧化层121位于所述沟槽结构11的底部及侧壁，且位于所述沟槽结构11底部的所述第一栅氧化层121与位于所述沟槽结构11侧壁的所述第一栅氧化层121具有概呈相同的厚度；及，第二栅氧化层122，所述第二栅氧化层122位于所述第一栅氧化层121表面，且位于所述沟槽结构11底部的所述第二栅氧化层122的厚度小于位于所述沟槽结构11侧壁的所述第二栅氧化层122的厚度。
作为示例，所述第一栅氧化层121为采用阶梯覆盖率较好的工艺形成的氧化层，优选地，本实施例中，所述第一栅氧化层121为采用原子层沉积工艺形成的氧化层；所述第二栅氧化层122为采用阶梯覆盖率较差的工艺形成的氧化层，优选地，本实施例中，所述第二栅氧化层122为采用原位水汽生成工艺形成氧化层。
作为示例，所述第一栅氧化层121的厚度及所述第二栅氧化层122的厚度可以根据实际需要进行设定，优选地，位于所述沟槽结构11底部的所述第二栅氧化层122的厚度还小于位于所述沟槽结构11底部的所述第一栅氧化层121的厚度，更为优选地，本实施例中，所述第一栅氧化层121的厚度介于40埃～50埃，位于所述沟槽结构11侧壁的所述第二栅氧化层122的厚度介于80埃～100埃，位于所述沟槽结构11底部的所述第二栅氧化层122的厚度介于0.01埃～20埃。
在另一示例中，所述栅氧化层12还可以为一层氧化层，此时，所述栅氧化层12为采用阶梯覆盖率较好的工艺一步形成的氧化层，优选地，本实施例中，所述栅氧化层12为采用原子层沉积工艺形成的氧化层。
位于所述沟槽结构11底部的所述栅氧化层12的厚度d1可以根据实际需要进行设定，优选地，本实施例中，位于所述沟槽结构11底部的所述栅氧化层12的厚度d1介于50埃～60埃之间。当然，在其他示例中，可以根据实际需要依据位于所述沟槽结构11侧壁的所述栅氧化层12的厚度d2调整位于所述沟槽结构11底部的所述栅氧化层12的厚度d1，位于所述沟槽结构11底部的所述栅氧化层12的厚度d1与位于所述沟槽结构11侧壁的所述栅氧化层12的厚度d2的厚度差此处不做限定。
位于所述沟槽结构11底部的所述栅氧化层12的厚度d1小于位于所述沟槽结构11侧壁的所述栅氧化层12的厚度d2，可以显著减小所述晶体管结构的栅诱导漏极泄漏电流，进而提升器件的整体性能。
作为示例，所述导电层13的顶部距离所述半导体衬底10上表面的距离可以根据实际需要进行设置，此处不做限定。
作为示例，所述导电层13的材料可以为但不仅限于钨(w)。
作为示例，所述填孔绝缘层14的材料可以为但不仅限于氮化硅(sin)。
作为示例，所述存储器结构还包括位线接触结构19，所述位线接触结构19位于所述位线17与所述晶体管结构的漏区16之间，且将所述位线17与所述晶体管结构的漏区16相连接。
需要说明的是，所述位线17与所述半导体衬底10之间及相邻所述位线17之间均形成有介质层(未示出)以将所述位线17与所述半导体衬底10隔离开，并将相邻的所述位线17隔离开。
作为示例，所述存储器结构还包括存储节点接触结构20，所述存储节点接触结构20位于所述电容器结构18与所述晶体管结构的源区15之间，且将所述电容器结构18与所述晶体管结构的源区15相连接。
需要说明的是，所述存储节点接触结构20之间及所述电容器结构18之间均形成有介质层(未示出)以将所述相邻的所述存储节点接触结构20及相邻的所述电容器结构18隔离开。
综上所述，本发明提供一种晶体管结构、存储器结构及其制备方法，所述晶体管结构包括如下步骤：1)提供一半导体衬底，并于所述半导体衬底内形成沟槽结构；2)采用原子层沉积工艺于所述沟槽结构的底部及侧壁形成第一栅氧化层，位于所述沟槽结构底部的所述第一栅氧化层与位于所述沟槽结构侧壁的所述第一栅氧化层具有概呈相同的厚度；3)采用原位水汽生成工艺于所述第一栅氧化层表面形成第二栅氧化层，位于所述沟槽结构底部的所述第二栅氧化层的厚度小于位于所述沟槽结构侧壁的所述第二栅氧化层的厚度；所述第一栅氧化层与所述第二栅氧化层共同构成一双层结构的栅氧化层；4)于所述栅氧化层的底部及局部侧壁形成导电层，其中，所述导电层的顶端低于所述半导体衬底的上表面；5)于所述沟槽结构内形成填孔绝缘层，所述填孔绝缘层填满所述沟槽结构；及，6)于所述沟槽结构两侧的所述半导体衬底内分别形成源区及漏区。本发明的晶体管结构通过将栅氧化层设置为位于沟槽结构底部的栅氧化层的厚度小于位于沟槽结构侧壁的栅氧化层的厚度的结构，可以显著减小栅诱导漏极泄漏电流，进而提升器件的整体性能。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。