半导体结构的制作方法

本发明涉及一种消除米勒导通(millerturn-on)的晶体管结构，特别涉及一种消除米勒导通的封闭的栅极通路(gaterunner)。

背景技术：

目前大多数开关应用中所面临的最常见的问题为，由寄生米勒电容所导致的寄生导通效应。图1是显示晶体管的栅极-漏极电容以及栅极-源极电容。如图1所示，晶体管10包括栅极-漏极电容cgd以及栅极-源极电容cgs。

当晶体管10为不导通且接收交流电流iac时，交流电流iac流经栅极-漏极电容cgd以及栅极-源极电容cgs，使得栅极电压vg上升。一旦栅极电压vg够高而将晶体管10导通时，会产生额外的功率损耗以及误动作，此即为所谓的米勒导通。因此，消除米勒导通的半导体结构非常重要。

技术实现要素：

有鉴于此，本发明提出一种半导体结构，包括：一半导体装置、一第一导电层以及一栅极通路。上述半导体装置包括一上表面、一栅极端、一源极端以及一漏极端。上述第一导电层放置上述上表面且耦接至上述源极端。上述栅极通路与第一导电层相互重叠且耦接至上述栅极端，其中上述栅极通路以及上述第一导电层用以产生上述栅极端以及上述源极端之间的一寄生电容。

根据本发明的一实施例，上述第一导电层为一场板。

根据本发明的一实施例，上述栅极通路是放置上述第一导电层之上。

根据本发明的一实施例，半导体结构还包括：一第一绝缘层以及一第二绝缘层。上述第一绝缘层放置于上述第一导电层以及上述上表面之间。上述第二绝缘层放置于上述第一导电层以及上述栅极通路之间。

根据本发明的一实施例，上述导电层被分成为一第一部分以及一第二部分，其中上述栅极通路是与上述第一部分以及上述第二部分相互重叠。

根据本发明的一实施例，上述第一导电层是与上述栅极通路相互交错。

根据本发明的一实施例，半导体结构还包括：一第二导电层以及一第三绝缘层。上述第二导电层放置于上述栅极通路以及上述第一导电层的上且耦接至上述源极端，其中上述第二导电层以及上述栅极端用以产生上述寄生电容。上述第三绝缘层放置于上述栅极通路以及上述第二导电层之间。

根据本发明的一实施例，上述第二导电层为一场板。

根据本发明的一实施例，半导体结构还包括：一金属层以及一第四绝缘层。上述金属层放置于上述第二导电层的上且耦接至上述栅极端，其中上述第二导电层以及上述金属层用以产生上述寄生电容。上述第四绝缘层放置于上述金属层以及上述第二导电层之间。

根据本发明的一实施例，上述第二导电层具有一孔洞，其中上述闸通路线通过上述孔洞电性耦接至上述金属层。

根据本发明的一实施例，上述第一导电层被分成为一第一部分以及一第二部分，其中上述栅极通路是与上述第一部分以及上述第二部分相互重叠。

根据本发明的一实施例，上述栅极通路放置于上述第一导电层以及上述上表面之间。

根据本发明的一实施例，半导体结构还包括：一第一绝缘层以及一第二绝缘层。上述第一绝缘层放置于上述栅极通路以及上述上表面之间。上述第二绝缘层放置于上述第一导电层以及上述栅极通路之间。

本发明更提出一种半导体结构，包括：一三五族装置、一第一导电层以及一栅极通路。上述三五族装置包括一上表面、一栅极端、一源极端以一漏极端。上述第一导电层放置于上述上表面的上且耦接至上述源极端。上述栅极通路与上述第一导电层相互重叠且耦接至上述栅极端，其中上述栅极通路以及上述第一导电层用以产生上述栅极端以及上述源极端之间的一寄生电容。

根据本发明的一实施例，上述第一导电层为一场板。

根据本发明的一实施例，上述栅极通路放置于上述第一导电层之上。

根据本发明的一实施例，半导体结构还包括：一第一绝缘层以及一第二绝缘层。上述第一绝缘层放置于上述第一导电层以及上述上表面之间。上述第二绝缘层放置于上述第一导电层以及上述栅极通路之间。

根据本发明的一实施例，上述第一导电层被分成为一第一部分以及一第二部分，其中上述栅极通路是与上述第一部分以及上述第二部分相互重叠。

根据本发明的一实施例，上述第一导电层是与上述栅极通路相互交错。

根据本发明的一实施例，半导体结构还包括：一第二导电层以及一第三绝缘层。上述第二导电层放置于上述栅极通路以及上述第一导电层之间且耦接至上述源极端，其中上述第二导电层以及上述栅极通路用以产生上述寄生电容。上述第三绝缘层放置于上述栅极通路以及上述第二导电层之间。

根据本发明的一实施例，上述第二导电层为一场板。

根据本发明的一实施例，半导体结构还包括：一金属层以及一第四绝缘层。上述金属层放置于上述第二导电层的上且耦接至上述栅极端，其中上述第二导电层与上述金属层用以产生上述寄生电容。上述第四绝缘层，放置于上述金属层以及上述第二导电层之间。

根据本发明的一实施例，上述第二导电层具有一孔洞，其中上述栅极通路通过上述孔洞耦接至上述金属层。

根据本发明的一实施例，上述第一导电层被分成为一第一部分以及一第二部分，其中上述栅极通路是与上述第一部分以及上述第二部分相互重叠。

根据本发明的一实施例，上述栅极通路放置于上述第一导电层以及上述上表面之间。

根据本发明的一实施例，半导体结构还包括：一第一绝缘层以及一第二绝缘层。上述第一绝缘层放置于上述栅极通路以及上述上表面之间。上述第二绝缘层放置于上述第一导电层以及上述栅极通路之间。

根据本发明的一实施例，上述三五族装置为一氮化镓高速电子迁移率晶体管(ganhemt)。

根据本发明的一实施例，上述三五族装置为一增强型高速电子迁移率晶体管(enhancementmodehemt)。

附图说明

图1是显示晶体管的栅极-漏极电容以及栅极-源极电容；

图2是显示根据本发明的一实施例所述的半导体结构的剖面图；

图3是显示根据本发明的一实施例所述的图2的半导体结构的上视图；

图4是显示根据本发明的另一实施例所述的半导体结构的剖面图；

图5是显示根据本发明的另一实施例所述的半导体结构的剖面图；

图6是显示根据本发明的另一实施例所述的半导体结构的剖面图；

图7是显示根据本发明的另一实施例所述的半导体结构的剖面图；

图8是显示根据本发明的另一实施例所述的半导体结构的剖面图；

图9是显示根据本发明的另一实施例所述的半导体结构的剖面图；

图10是显示根据本发明的另一实施例所述的半导体结构的简化剖面图；

图11是显示根据本发明的另一实施例所述的半导体结构的简化剖面图；

图12是显示根据本发明的另一实施例所述的半导体结构的简化剖面图；以及

图13是显示根据本发明的另一实施例所述的半导体结构的简化剖面图。

附图标记说明：

10晶体管

200、300、400、500、600、700半导体结构

800、900、1000、1100、1200、1300半导体结构

201、401、501、601、701、801、901半导体装置

202、402、502、602、702、802、902第一绝缘层

203、320、405、503、603、703第一导电层

803、903、1003、1103、1203、1303第一导电层

204、404、504、604、704、804、904第二绝缘层

205、310、403、505、605、705栅极通路

805、905、1005、1105、1205、1305栅极通路

907、1007、1107、1207、1307第二导电层

1009、1109、1209、1309金属层

503-1、603-1、1103-1、1207-1、1307-1第一部分

503-2、603-2、1103-2、1207-2、1307-2第二部分

1211、1311孔洞

210上表面

301栅极端

302漏极端

303源极端

906第三绝缘层

cgd栅极-漏极电容

cgs栅极-源极电容

iac交流电流

vg栅极电压

t1第一晶体管

t2第二晶体管

t3第三晶体管

tn第n晶体管

具体实施方式

以下说明为本发明的实施例。其目的是要举例说明本发明一般性的原则，不应视为本发明的限制，本发明的范围当以权利要求所界定者为准。

值得注意的是，以下所公开的内容可提供多个用以实践本发明的不同特点的实施例或范例。以下所述的特殊的元件范例与安排仅用以简单扼要地阐述本发明的构思，并非用以限定本发明的范围。此外，以下说明书可能在多个范例中重复使用相同的元件符号或文字。然而，重复使用的目的仅为了提供简化并清楚的说明，并非用以限定多个以下所讨论的实施例以及/或配置之间的关系。此外，以下说明书所述的一个特征连接至、耦接至以及/或形成于另一特征的上等的描述，实际可包含多个不同的实施例，包括所述特征直接接触，或者包含其它额外的特征形成于所述特征之间等等，使得所述特征并非直接接触。

回到图1，当晶体管10不导通且接收交流电流iac时，栅极电压vg是与电容比例程正比，即：为了消除米勒导通，栅极-源极电容cgs必须增加以最小化电容比例，使得栅极电压vg够小以保持晶体管10维持于不导通状态。

图2是显示根据本发明的一实施例所述的半导体结构的剖面图。如图2所示，半导体结构200包括半导体装置201、第一绝缘层202、第一导电层203、第二绝缘层204以及栅极通路205。半导体装置201包括上表面210以及至少一晶体管，其中该至少一晶体管包括栅极端(并未显示于图2)、源极端(并未显示于图2)以及漏极端(并未显示于图2)。栅极端、源极端以及漏极端将于下文中详细叙述。

第一绝缘层202放置于上表面层210之上，第一导电层203是放置于第一绝缘层202之上，并耦接至半导体装置201的源极端。第二绝缘层204放置于第一导电层203之上，栅极通路205堆叠于第二绝缘层204的上并与第一导电层203重叠，其中栅极通路205耦接至半导体装置201的栅极端。

根据本发明的一实施例，第一导电层203以及栅极通路205用以贡献栅极端以及源极端的寄生电容，使得栅极-漏极电容增加而消除米勒导通。根据本发明的一实施例，第一导电层203为场板(fieldplate)。根据本发明的一实施例，场板是用以增加晶体管的效能，如电场损耗。

图3是显示根据本发明的一实施例所述的图2的半导体结构的上视图。如图3所示，半导体结构300包括第一晶体管t1、第二晶体管t2、第三晶体管t3、……、第n晶体管tn、栅极端301、漏极端302、源极端303、栅极通路310以及第一导电层320。

第一晶体管t1、第二晶体管t2、第三晶体管t3、……以及第n晶体管tn分别对应至图2的半导体装置210，每一者皆包括栅极端、源极端以及漏极端。第一晶体管t1、第二晶体管t2、第三晶体管t3、……第n晶体管tn的栅极端、源极端以及漏极端分别耦接至栅极端301、漏极端302以及源极端303。

根据本发明的一实施例，对应至图2的栅极通路205的栅极通路310耦接至栅极端301，且跨过第一晶体管t1、第二晶体管t2、第三晶体管t3、……以及第n晶体管tn的每一者。对应至图2的第一导电层203的第一导电层320耦接至源极端303，并覆盖第一晶体管t1、第二晶体管t2、第三晶体管t3、……以及第n晶体管tn。

图3的栅极通路310仅用以说明对其进行解释用，并未以任何形式限定于此。根据本发明的一实施例，栅极通路310可不跨越第一晶体管t1、第二晶体管t2、第三晶体管t3、……以及第n晶体管tn，因此栅极通路310与第一晶体管t1、第二晶体管t2、第三晶体管t3、……以及第n晶体管tn的每一者具有一间隙。

根据本发明的一实施例，第一晶体管t1、第二晶体管t2、第三晶体管t3、……以及第n晶体管tn的每一者可为三五族晶体管。根据本发明的另一实施例，第一晶体管t1、第二晶体管t2、第三晶体管t3、……以及第n晶体管tn的每一者可为氮化镓高速电子迁移率晶体管(ganhemt)。根据本发的另一实施例，第一晶体管t1、第二晶体管t2、第三晶体管t3、……以及第n晶体管tn的每一者可为增强型高速电子迁移率晶体管(enhancementmodehemt)。

图4是显示根据本发明的另一实施例所述的半导体结构的剖面图。如图4所示，半导体结构400包括半导体装置401、第一绝缘层402、栅极通路403、第二绝缘层404以及第一导电层405。

将图4与图2相比，半导体装置401、第一绝缘层402以及第二绝缘层404分别对应至半导体装置201、第一绝缘层202以及第二绝缘层204。此外，第一导电层405堆叠于栅极通路403。根据本发明的一实施例，第一导电层405为场板。根据本发明的一实施例，场板是用以增加晶体管的效能，如电场耗损(electricfielddissipation)。

图5是显示根据本发明的另一实施例所述的半导体结构的剖面图。如图5所示，半导体结构500包括半导体装置501、第一绝缘层502、第一导电层503的第一部分503-1以及第二部分503-2、第二绝缘层504以及栅极通路505。

将图5与图2相比，除了第一导电层503分割为第一部分503-1以及第二部分503-2以外，半导体装置501、第一绝缘层502、第一导电层503、第二绝缘层504以及栅极通路505分别对应半导体装置201、第一绝缘层202、第一导电层203、第二绝缘层204以及栅极通路205。此外，栅极通路505是皆与第一部分503-1以及第二部分503-2重叠。

图6是显示根据本发明的另一实施例所述的半导体结构的剖面图。如图6所示，半导体结构600包括半导体装置601、第一绝缘层602、第一导电层603的第一部分603-1以及第二部分603-2、一第二绝缘层604以及栅极通路605。

将图6与图5相比，除了栅极通路605放置于划分为第一部分603-1以及第二部分603-2的第一导电层603之下，半导体装置601、第一绝缘层602、第一导电层603、第二绝缘层604以及栅极通路605分别对应至半导体装置501、第一绝缘层502、第一导电层503、第二绝缘层504以及栅极通路505。此外，第一部分603-1以及第二部分603-2皆与栅极通路605相互重叠。

图7是显示根据本发明的另一实施例所述的半导体结构的剖面图。如图7所示，半导体结构700包括半导体装置701、第一绝缘层702、第一导电层703、第二绝缘层704以及栅极通路705。

将图7与图2相比，除了第一导电层703与栅极通路705相互交错但仍与栅极通路705相互重叠之外，半导体装置701、第一绝缘层702、第一导电层703、第二绝缘层704以及栅极通路705分别对应至半导体装置201、第一绝缘层202、第一导电层203、第二绝缘层204以及栅极通路205。

图8是显示根据本发明的另一实施例所述的半导体结构的剖面图。如图8所示，半导体结构800包括半导体装置801、第一绝缘层802、第一导电层803、第二绝缘层804以及栅极通路805。

将图8与图2相比，除了栅极通路805与第一导电层803相互交错但仍与第一导电层803相互重叠之外，半导体装置801、第一绝缘层802、第一导电层803、第二绝缘层804以及栅极通路805分别对应至半导体装置201、第一绝缘层202、第一导电层203、第二绝缘层204以及栅极通路205。

图9是显示根据本发明的另一实施例所述的半导体结构的剖面图。如图9所示，半导体结构900包括半导体装置901、第一绝缘层902、第一导电层903、第二绝缘层904以及栅极通路905，其中半导体装置901、第一绝缘层902、第一导电层903、第二绝缘层904以及栅极通路905分别对应至半导体装置201、第一绝缘层202、第一导电层203、第二绝缘层204以及栅极通路205。

半导体结构900还包括第三绝缘层906以及第二导电层907。第二导电层907耦接至半导体装置901的源极端，使得栅极-源极电容因栅极通路905以及第二导电层907而更增加。根据本发明的一实施例，第二导电层907为场板。由于第三绝缘层906并不平整，因此看起来像是第二导电层907包围栅极通路905。

图10是显示根据本发明的另一实施例所述的半导体结构的简化剖面图。如图10所示，半导体结构1000包括第一导电层1003、栅极通路1005、第二导电层1007以及耦接至半导体装置的栅极端的金属层1009，其中第一导电层1003、栅极通路1005以及第二导电层1007分别对应至图9的第一导电层903、栅极通路905以及第二导电层907。

第二导电层1007以及金属层1009之间具有第四绝缘层，为了简化说明，在此将所有绝缘层以及半导体装置省略。如图10所示，栅极通路1005是由第一导电层1003以第二导电层1007所包围。金属层1009更用以增加栅极与源极之间的寄生电容，用以消除米勒导通。

根据本发明的另一实施例，第一导电层1003可被划分为两部分，栅极通路1005仍与第一导电层1003的每一部分相互重叠。

图11是显示根据本发明的另一实施例所述的半导体结构的简化剖面图。如图11所示，半导体结构1100包括第一导电层1103、栅极通路1105、第二导电层1107以及耦接至半导体装置的栅极端的金属层1109。将图11与图10相比，第一导电层1103划分为第一部分1103-1以及第二部分1103-2。

图12是显示根据本发明的另一实施例所述的半导体结构的简化剖面图。如图12所示，半导体结构1200包括第一导电层1203、栅极通路1205、第二导电层1207的第一部分1207-1、第二导电层1207的第二部分1207-2以及金属层1209。第一导电层1203、栅极通路1205、第二导电层1207以及金属层1209分别对应至图10的第一导电层1003、栅极通路1005、第二导电层1007以及金属层1009。

第一部分1207-1以及第二部分1207-2之间具有孔洞1211，金属层1209经过孔洞1211电性耦接至栅极通路1205。根据本发明的一实施例，金属导线1209利用贯孔(via)耦接至栅极通路1205。根据本发明的另一实施例，金属层1209是利用金属填满孔洞1211，而电性耦接至栅极通路1205。

根据本发明的一实施例，第一导电层1203可划分为两部分，栅极通路1205仍与第一导电层1203的两个部分相互重叠。

图13是显示根据本发明的另一实施例所述的半导体结构的简化剖面图。如图13所示，半导体结构1300包括第一导电层1303、栅极通路1305、第二导电层1307的第一部分1307-1、第二导电层1307的第二部分1307-2以及金属层1309。将图13与图12相比，第一导电层1203划分为第一部分1203-1以及第二部分1203-2。

以上所述为实施例的概述特征。所属技术领域中技术人员应可以轻而易举地利用本发明为基础设计或调整以实行相同的目的和/或实现此处介绍的实施例的相同优点。所属技术领域中技术人员也应了解相同的配置不应背离本发明的构思与范围，在不背离本发明的构思与范围下他们可做出各种改变、取代和交替。说明性的方法仅表示示范性的步骤，但这些步骤并不一定要以所表示的顺序执行。可另外加入、取代、改变顺序和/或消除步骤以视情况而作调整，并与所公开的实施例构思和范围一致。