本发明涉及沟槽型mos器件制备领域，特别是涉及一种小尺寸的沟槽型mos器件的制备方法和电子装置。
背景技术：
沟槽型mos器件在功率半导体器件领域，沟槽型金属氧化物半导体场效应晶体管(metal-oxide-semiconductorfield-effecttransistor,mosfet)相比于平面型mosfet，能够明显提高沟道密度，降低特征导通电阻，因此，沟槽型mosfet已经被广泛采用。
对mosfet来说，多晶硅栅极的凹槽和一致性是非常重要的。但对于常规的沟槽工艺来说，一致性非常难控制。特别在小孔距尺寸的mos中，接触窗口到沟槽的距离非常严格，怎样去严格控制这个的距离和获得更多制程窗口，在整个制造过程是非常重要的。采用传统的干法回刻工艺处理接触金属时，要求金属粘合层的厚度较大，从而引入较大漏电的风险。总的来说，现有的工艺制备的器件制程窗口对大规模生产来说太窄，从接触窗口到沟槽的距离很难维持的比较小。
技术实现要素：
本发明实施例提供一种沟槽型mos晶体管的制备方法，以适应小孔距mos晶体管的性能要求。
本发明实施例提供了一种沟槽型mos晶体管的制备方法，包括：
提供一具有第一导电类型的衬底，在所述衬底正面上生长一外延层，所述外延层上包括预定的终端区域和元胞区域；
在所述外延层上形成沟槽，其中在所述终端区域和所述元胞区域均有沟槽；
在所述沟槽里形成栅极，其中在栅极材料层沉积后，对所述栅极材料层用化学机械研磨工艺进行平整化处理，再对所述栅极材料层进行回刻，去除所述外延层上方的所述栅极材料层并使所述沟槽内所述栅极材料层的顶面低于所述外延层的顶面；
在所述外延层中形成具有第二导电类型的体区、具有第一导电类型的源区；
在所述衬底正面形成源区金属、栅极金属；
在所述衬底背面形成漏极金属。
进一步，在所述衬底正面形成源区金属和栅极金属具体包括：
在衬底正面沉积隔离层；
对所述隔离层进行平整化处理；
而后刻蚀所述隔离层至所述外延层形成所述接触孔，并在所述接触孔里形成接触金属；
在衬底正面形成第一布线层，完成所述源区金属和所述栅极金属的制备。
进一步，在所述接触孔里形成第一接触金属，具体为：
在所述接触孔里沉积金属粘合层；
沉积第一金属层以填充所述接触孔；
用cmp工艺去除所述隔离层上的第一金属层，形成所述第一接触金属。
进一步，金属粘合层的厚度在400埃以内；
进一步，在所述衬底背面形成第二接触金属包括：将所述衬底背面减薄；在所述衬底背面沉积第二金属层，图案化后形成第二接触金属。
进一步，所述衬垫层的材料包括氧化硅，所述的隔离层材料包括氮化硅。
进一步，在所述衬底正面形成源区金属和栅极金属，具体包括：
在衬底正面沉积隔离层；
而后刻蚀所述隔离层至所述外延层形成所述接触孔；
在所述接触孔里沉积金属粘合层；
沉积第一金属层以填充所述接触孔；
用cmp工艺去除所述隔离层上的第一金属层，形成所述接触金属；
在衬底正面形成第一布线层，完成所述源区金属和所述栅极金属的制备。
本发明实施例还提供一种由上述制备方法所制备的沟槽型mos晶体管。
本发明实施例进一步提供一种包含上述沟槽型mos晶体管的电子装置。
本发明实施例提供的沟槽型mos晶体管的制备方法，通过增加栅极材料层的cmp平整化工艺，将极大提高表面的平整度，基于此可获得大规模生产中小孔距尺寸mos产品的一致性和低泄露。
附图说明
图1为本发明一实施例的制备方法流程图；
图2至图17为本发明一实施例的制备方法相关步骤形成的结构的剖视；
其中附图标记为
200为衬底；s1为衬底正面；s2为衬底背面；201为外延层；1为终端区域；2为元胞区域；21和22为沟槽；202为衬垫层；203为多晶硅层；204为体区；205为源区；207为隔离层；208为接触孔；209为接触金属；2091为金属层；210为第一布线层；211为第二布线层。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
本发明的一实施例的沟槽型mos晶体管的制备方法，如图1所示，包括：
s101：提供一具有第一导电类型的衬底，在衬底正面上生长外延层，外延层上包括预定的终端区域和元胞区域；
s102：在外延层上形成沟槽，其中在终端区域和元胞区域均有沟槽；
s103：在沟槽里形成栅极，其中在栅极材料层沉积后，对其用cmp工艺进行平整化处理，再进行栅极材料层回刻，去除外延层上方的栅极材料层并使沟槽内栅极材料层的顶面低于外延层的顶面；
s104：在外延层中形成具有第二导电类型的体区、第一导电类型的源区；
s105：在衬底正面形成源区金属、栅极金属；
s106：在衬底背面形成漏极金属。
通过上述步骤制备的mos晶体管，具有通过cmp工艺平整化栅极材料层，其能避免传统工艺直接刻蚀栅极材料导致沟槽内剩余栅极材料的均一性很差的问题，使得栅极材料层的凹陷的一致性极大提高，所制备的mos晶体管性能更稳定。
下面结合图2至图17，对本实施例的制备方法进行进一步描述。
在步骤s101中，提供一具有第一导电类型的衬底200，衬底具有正面s1与背面s2(见图2)。衬底200的材质可以为硅衬底，也可以是锗、锗硅、砷化镓衬底或绝缘体上硅衬底。本领域技术人员可以根据需要选择衬底，因此衬底的类型不应限制本发明的保护范围。本实施例中的衬底200优选为硅衬底。衬底的正面s1与背面s2位于衬底700的相对两侧。在衬底200上形成有外延层201，外延层201中定义有终端区域和元胞区域。外延层201的材料为半导体材料，其可以为si、sib、sige、sic、sip、sigeb、sicp、asga或其他iii-v族的二元或三元化合物。本实施例中，外延层201的材料为si。外延层201也具有第一导电类型。在本实施例中，第一导电类型为n型，具有第一导电类型的衬底为n型衬底。
可以使用本领域技术人员习知的任何适合的选择性外延生长的方法形成该外延层201，例如，选择性外延生长可以采用低压化学气相沉积(lpcvd)、等离子体增强化学气相沉积(pecvd)、超高真空化学气相沉积(uhvcvd)、快速热化学气相沉积(rtcvd)和分子束外延(mbe)中的一种。所述选择性外延生长可以在uhv/cvd反应腔中进行。
外延层201的厚度可以根据具体器件的需求进行合理设定，示例性地，外延层201的厚度可以为5000埃～50000埃，上述数值范围仅作为示例，还可以为其他适合的范围。
在步骤s102中，外延层201上形成沟槽21和22(参见图3)，其中21为位于元胞区域的沟槽，22为位于终端区域的沟槽，具体的步骤为：在所述外延层201的表面上依次形成牺牲层和硬掩膜层(图中未示出)，在硬掩膜层上形成图案化的光刻胶层，该图案化的光刻胶层中包括若干开口，所述开口用来定义预定形成的沟槽21和22的位置和尺寸。具体地，所述牺牲层的材料可以为本领域技术人员熟知的任何适合的材料，本实施例中，所述牺牲层的材料包括氧化硅。所述硬掩膜层包括氮化硅(sin)、sicn、sic、非晶碳(a-c)、氮化硼(bn)、siof和sion中的一种或几种。本实施例中，较佳地，所述硬掩膜层的材料包括sin。可以采用化学气相沉积法(cvd)、原子层沉积法(埃ld)或者物理气相沉积法(pvd)等适合的工艺形成所述牺牲层和所述硬掩膜层。在硬掩膜层上形成图案化的光刻胶层，可通过光刻工艺形成该图案化的光刻胶层，包括在硬掩膜层上旋涂光刻胶层，并进行曝光显影等过程，以使图案化的光刻胶层形成若干开口，该些开口定义预定形成的深沟槽的位置和尺寸。
接着，以所述图案化的光刻胶层为掩膜，依次蚀刻所述硬掩膜层、所述牺牲层和部分所述外延层201，以在所述外延层201中形成沟槽21和22，并去除所述图案化的光刻胶层，硬掩膜层和牺牲层，形成如图3所示的结构。
其中，沟槽21和22的高度范围可以为1000～10000埃，还可以为其他任意适合的数值。
在步骤s103在沟槽里形成栅极中，具体为：先在沟槽21和22的底部和侧壁上形成衬垫层202，如图4所示。衬垫层202可以包括数种衬垫材料的任何一种，包括但不限于：氧化硅衬垫材料和氮化硅衬垫材料，本实施例中，衬垫层优选包括氧化硅衬垫材料。可以使用包括但不限于：热氧化工艺、化学气相沉积方法或物理气相沉积方法的方法形成衬垫层。通常，衬垫层具有从大约200到1000埃的厚度。
接着在其上沉积栅极材料层，如图5所示，在本实施例中为多晶硅层203，以填充所述沟槽21和22，并溢出到衬垫层202的上方。多晶硅层203的形成方法可选用低压化学气相淀积(lpcvd)工艺。形成所述多晶硅的工艺条件包括：反应气体为硅烷(sih4)，所述硅烷的流量范围可为100～200立方厘米/分钟(sccm)，如150sccm；反应腔内温度范围可为700～750摄氏度；反应腔内压力可为250～350毫米汞柱(mtorr)，如300mtorr；所述反应气体中还可包括缓冲气体，所述缓冲气体可为氦气或氮气，所述氦气和氮气的流量范围可为5～20升/分钟(slm)，如8slm、10slm或15slm。由于沟槽的存在，使得多晶硅层的表面存在v型凹陷。也可以采用现有的任何一种方法形成多晶硅层203，在此不做限定。
接下来，通过化学机械研磨方法(简称cmp)将多晶硅层203平整化表面并减薄(见图6)，使得多晶硅层表面相对比较平整，再进行多晶硅层回蚀刻的步骤去除部分多晶硅层203至露出衬垫层，并使沟槽内的多晶硅层203的顶部低于外延层201的顶面，以部分填充沟槽21和22(见图7)，这样处理后使得多个沟槽的凹陷程度较为均匀，能使最终制成的器件性能更好。而对传统的工艺来来说，直接采用多晶硅层回刻工艺，因多晶硅层含有极高浓度的杂质，直接刻蚀会导致沟槽内剩余多晶硅在沟槽纵向上均一性很差，导致同一硅片产出产品性能差异很大。
多晶硅层cmp工艺中，可使用碱性研磨颗粒。采用常规的研磨设备和研磨液即可，在此不做限定。
多晶硅层回蚀刻工艺可以采用干法蚀刻或者干法蚀刻。在本发明的一具体实施例中，可以采用干法蚀刻执行回蚀刻工艺，干法蚀刻工艺包括但不限于：反应离子蚀刻(rie)、离子束蚀刻、等离子体蚀刻或者激光切割。例如采用等离子体蚀刻，蚀刻气体可以采用基于氧气(o2-based)的气体。具体的，采用较低的射频能量并能产生低压和高密度的等离子体气体来实现干法蚀刻。作为一个实例，采用等离子体蚀刻工艺，采用的蚀刻气体为基于氧气(o2-based)的气体，蚀刻气体的流量范围可为50立方厘米/分钟(sccm)～150立方厘米/分钟(sccm)，反应室内压力可为5毫托(mtorr)～20毫托(mtorr)。其中，干法蚀刻的蚀刻气体还可以是溴化氢气体、四氟化碳气体或者三氟化氮气体。需要说明的是上述蚀刻方法仅仅是示例性的，并不局限于该方法，本领域技术人员还可以选用其他常用的方法。
在步骤s104，在外延层中形成具有第二导电类型的体区204、第一导电类型的源区205，具体可为：
进行两次离子注入工艺：先形成体区，后形成源区。其中体区具有第二导电类型，在本实施例中为n型。体区离子注入的注入杂质可为b或p离子，可使用100～200kev能量，注入离子浓度可为5e12～5e13每立方厘米。源区具有第一导电类型，在本实施例中为p型重掺杂。源区离子注入的注入杂质可为as或者b，注入过程中可使用20～150kev能量，注入离子浓度可为1e15～1e16每立方厘米。通过两次离子注入，在外延层上形成体区和源区。
步骤s104：在衬底正面形成源区金属和栅极金属，具体可为：
先在衬底正面沉积隔离层207(见图10)。隔离层的材料可以为任意适合的绝缘材料，非限制性实例包括氧化物、氮化物和氮氧化物，尤其是，氧化硅、氮化硅和氮氧化硅，也可以为诸如包含聚乙烯苯酚、聚酰亚胺、或硅氧烷等的绝缘材料。本实施例中，隔离层的材料包括氮化硅。可以使用包括但不限于化学气相沉积方法和物理气相沉积方法形成隔离层，例如，可以采用高密度等离子体化学气相沉积(hdp)的方法形成隔离层。
对隔离层进行刻蚀，形成接触孔。接触孔的刻蚀可采用任意现有的方法。
在部分实施例中，在刻蚀接触孔之前，还对隔离层进行平整化处理，采用化学机械研磨工艺(cmp工艺)平整化处理隔离层207的表面，如图11所示，在隔离层上形成接触孔208(见图12)。因为在进行接触孔刻蚀之前先进行了平整化处理，更有利于严格控制接触孔到沟槽之间的距离，在大批量生产中可以获得更多的工艺窗口。隔离层的化学机械研磨工艺，可以采用现有的任意的一种方式，在此不做具体限定。
紧接着，进行金属沉积，以填充所述接触孔形成接触金属209。在本实施例中接触金属采用钨w，引其具有良好的填充性能。当然也可采用其他任何可以用来填充的金属例如铜合金等。在钨的沉积形成金属层2091(见图13)后，金属层在本实施例中为钨层，会进行钨层回刻去除多余的钨。在部分实施例中，可采用cmp工艺对钨进行刻蚀，至露出隔离层207表面(见图14)，来取代钨层干法回刻的工艺。在部分实施例中，为了让金属钨和接触孔接触更好，在金属钨沉积之前，会先沉积金属粘合层(图中未示出)，金属粘合层可为ti层和tin层叠加。在原来干法刻蚀工艺中，金属粘合层厚度在900—2500埃之间，而在使用cmp之后，金属粘合层(ti层和tin层的总厚度)的厚度可减少到400埃以内。在使用了cmp工艺替代原有的金属钨干法刻蚀工艺后，可以极大地降低金属粘合层的厚度。且相比于原有制备方法，能减少接触泄漏以及提高器件的可靠性。
再沉积第一布线层210(见图15)，形成栅极金属和源区金属。第一布线层210由诸如含铜的金属膜等的导电材料形成，所述含铜的金属膜等包括铜来作为主要成分。含铜的金属膜可包含银。含铜的金属膜可进一步包含选自由al、au、pt、cr、mo、w、mg、be、zn、pd、cd、hg、si、zr、ti和sn构成的组中的一种或两种不同的元素。例如，含铜的金属膜可通过电镀技术形成。例如，可在含铜的金属膜的表面上形成硅化物膜。
s106在衬底背面形成漏极金属，具体可为：
将衬底背面先进行减薄处理(见图16)，减薄处理可采用机械减薄工艺，也可采用其他任意可以将衬底厚度变薄的方法。
接着在减薄后的衬底背面上淀积第二布线层211(见图17)，形成沟槽型mos晶体管的漏极金属211。第二金属层的材料选择和工艺均相同，在此不再赘述。
本发明还提供一种使用前述实施例中一种方法形成的半导体器件，该半导体器件为mos晶体管。
本发明还提供了一种电子装置，包括使用前述实施例一种方法形成的mos晶体管。本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、vcd、dvd、导航仪、数码相框、照相机、摄像机、录音笔、mp3、mp4、psp等任何电子产品或设备，也可为任何包括电路的中间产品。本发明实施例的电子装置，由于使用了上述的mos晶体管，因而具有更好的性能。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。