半导体器件的制作方法

本公开的方面涉及半导体器件，包括具有互连结构的半导体器件。

背景技术：

诸如逻辑电路和存储器的各种半导体器件可以使用用于在垂直方向上将连接到有源区、定位在不同层上的各种导电元件(诸如后道工艺(beol)的导电线)和接触插塞(诸如源极或漏极)彼此互连的结构。

近来，由于半导体器件的高集成度，线宽和/或节距可以减小或者布线会变得复杂，并且由于这样的互连结构，会发生导电元件与邻近于其的部件之间不期望的短路，或者不可确保充足的互连面积(或接触面积)。因此，接触电阻会增大。

技术实现要素：

本公开的方面可以提供半导体器件，其具有允许在不改变相邻部件的设计细节的情况下确保充足的互连面积的新的互连结构。

根据本公开的一方面，一种半导体器件可以包括：第一导电元件；顺序地设置在第一导电元件上的第一绝缘层和第二绝缘层；穿过第一绝缘层和第二绝缘层的导电通路，导电通路连接到第一导电元件；设置在第二绝缘层中的通路延伸部分，通路延伸部分沿着第一绝缘层的上表面从导电通路的一个侧表面延伸；以及设置在第二绝缘层上的第二导电元件，第二导电元件连接到通路延伸部分。

根据本公开的一方面，一种半导体器件可以包括：第一导电元件；设置在第一导电元件上的第一绝缘层；设置在第一绝缘层中的第一子通路，第一子通路连接到第一导电元件；设置在第一绝缘层上的第二绝缘层；设置在第一绝缘层与第二绝缘层之间的蚀刻停止层；设置在第二绝缘层中的第二子通路，第二子通路连接到第一子通路的上表面，并且第二子通路具有沿着蚀刻停止层的上表面延伸的其延伸部分；以及设置在第二绝缘层上的第二导电元件，第二导电元件连接到第二子通路。

根据本公开的一方面，一种半导体器件可以包括：衬底，其具有限定有源区的器件隔离区；设置在有源区中的层间绝缘层；设置在层间绝缘层中的接触插塞，接触插塞连接到有源区；顺序地设置在层间绝缘层上的第一绝缘层和第二绝缘层；设置在第一绝缘层与第二绝缘层之间的蚀刻停止层；穿过第一绝缘层和第二绝缘层的导电通路，导电通路连接到接触插塞；设置在第二绝缘层中的通路延伸部分，通路延伸部分沿着蚀刻停止层从导电通路的一个侧表面延伸；以及设置在第二绝缘层上的导电线，导电线连接到通路延伸部分。

附图说明

本公开的以上及另外的方面、特征和优点将在结合附图时由以下详细描述被更清楚地理解，附图中：

图1是示出根据示例实施方式的半导体器件的主要部件的俯视图；

图2是半导体器件的沿图1的线i-i'截取的剖视图；

图3和图4是根据各种示例实施方式的半导体器件的剖视图；

图5a、图5b、图5c、图5d、图5e和图5f是示出制造图3所示的半导体器件的方法的剖视图；

图6a、图6b、图6c和图6d是示出制造图4所示的半导体器件的方法的剖视图；

图7是半导体器件的沿图5f的线ii-ii'截取的剖视图；

图8是半导体器件的沿图6d的线ii-ii'截取的剖视图；

图9a和图9b分别是示出在根据各种示例实施方式的制造半导体器件的方法中形成通路延伸部分的工艺的俯视图；

图10a和图10b分别是图9a和图9b所示的通路结构的示意透视图；

图11是示出根据示例实施方式的半导体器件的主要部件的平面布局图；以及

图12是半导体器件的沿图11的线iii-iii'截取的剖视图。

具体实施方式

在下文中，将参照附图详细描述这里给出的本发明构思的示例实施方式。

图1是示出根据示例实施方式的半导体器件的主要部件的俯视图。图2是半导体器件的沿图1的线i-i'截取的剖视图。

参照图1和图2，根据一示例实施方式的半导体器件10可以包括位于不同层的第一导电元件75和第二导电元件95以及将第一导电元件75连接到第二导电元件95的通路结构80。

第一导电元件75可以是半导体器件10的一个部件，并且可以是例如连接到有源区(例如源极区或漏极区)的接触插塞或在一个方向上延伸的导电线(例如金属线)。第二导电元件95可以是导电线，诸如后道工艺(beol)的金属线。

如图2所示，半导体器件10可以包括其中设置有第二导电元件95的上绝缘层62、其中设置有第一导电元件75的下绝缘层51、以及设置在上绝缘层62与下绝缘层51之间的第一绝缘层61a和第二绝缘层61b。

例如，下绝缘层51可以包括原硅酸四乙酯(teos)层、无掺杂硅酸盐玻璃(usg)层、磷硅酸盐玻璃(psg)层、硼硅酸盐玻璃(bsg)层、硼磷硅酸盐玻璃(bpsg)层、氟化物硅酸盐玻璃(fsg)层、旋涂玻璃(sog)层、东燃硅氮烷(tonensilazene)(tosz)层或其组合。第一绝缘层61a和第二绝缘层61b可以是低k层。例如，第一绝缘层61a和第二绝缘层61b的每个可以是sioc层、sicoh层或其组合。上绝缘层62也可以是与其类似的低k层。

示例实施方式中采用的通路结构80可以设置在第一绝缘层61a和第二绝缘层61b中。如图2所示，通路结构80可以包括穿过第一绝缘层61a和第二绝缘层61b并连接到第一导电元件75的导电通路85、以及设置在第二绝缘层61b中并从导电通路85的一个侧表面延伸的通路延伸部分e。

如图1所示，第二导电元件95可以基于导电通路85而定位在特定方向上或可以在特定方向上延伸。通路延伸部分e可以在第二导电元件95的所述方向上从导电通路85的侧表面延伸以与第二导电元件95相邻。

通路延伸部分e可以沿着第一绝缘层61a的上表面延伸，并且可以提供与导电通路85的上表面连接的上表面。通路结构80可以具有其中导电通路85的上表面可与通路延伸部分e的上表面结合的上表面。因此，通路结构80可以在保持其下表面的尺寸的同时具有可接触的扩展区域(即上表面区域)。

设置在上绝缘层62中的第二导电元件95可以连接到通路延伸部分e。在一示例实施方式中，第二导电元件95可以在通路延伸部分e的上表面之上延伸到导电通路85的上表面。

如上所述，通路延伸部分e的添加可以显著增加通路结构80与第二导电元件95之间的互连面积。结果，可以降低接触电阻的水平。

此外，在一示例实施方式中，在与第二导电元件95的方向相邻的方向上延伸的通路延伸部分e可以允许确保充足的接触面积。因此，第二导电元件95可以不进一步延伸经过通路结构80(或导电通路85)。如图1和图2所示，第二导电元件95的末端t可以位于通路结构80(或导电通路85)上。因此，在不改变线宽和/或节距或路径的情况下，第二导电元件95与邻近于其的部件之间不期望的短路会较少可能发生。

图3和图4是根据各种示例实施方式的半导体器件的剖视图，其中可以采用蚀刻停止层。通路延伸部分可以使用设置在第一绝缘层与第二绝缘层之间的蚀刻停止层形成。

首先参照图3，根据一示例实施方式的半导体器件10a可以包括位于不同层的第一导电元件75和第二导电元件95、以及将第一导电元件75连接到第二导电元件95的通路结构80'。除通路结构80'之外，半导体器件10a可以被理解为具有与之前的示例实施方式(图2)的结构相似的结构。对之前的示例实施方式的描述可以与本示例实施方式的描述结合，除非另外说明。

如图3所示，半导体器件10a可以包括设置在下绝缘层51与第一绝缘层61a之间的第一蚀刻停止层55、设置在第一绝缘层61a与第二绝缘层61b之间的第二蚀刻停止层65、以及设置在第二绝缘层61b与上绝缘层62之间的第三蚀刻停止层67。

第一蚀刻停止层55可以防止构成通路结构和金属线的金属(例如cu或w)成分或在形成通路结构和金属线的工艺中使用的工艺气体成分扩散到下部区域。第一蚀刻停止层55可以由硅氮化物形成。然而，本公开不限于此。例如，第一蚀刻停止层55可以由铝氮化物(aln)形成。第二蚀刻停止层65和第三蚀刻停止层67可以包括诸如sinx的硅氮化物或者铝氮化物。如果需要，第三蚀刻停止层67可以被去除，或者可以是可选的。

类似于图2的通路结构80，在一示例实施方式中采用的通路结构80'可以包括穿过第一绝缘层61a和第二绝缘层61b的导电通路以及设置在第二绝缘层61b中并从导电通路延伸的通路延伸部分或延长部分e'。如图3所示，通路结构80'可以包括设置在第一绝缘层61a中的第一子通路80a和设置在第二绝缘层61b中的第二子通路80b。

第二子通路80b可以连接到第一子通路80a的上表面，并且可以具有沿着第二蚀刻停止层65的上表面延伸的延长部分e'。第二蚀刻停止层65可以限定延长部分e'的下表面的位置。延长部分e'可以形成在第二导电元件95可被设置或可延伸的方向上。

在一示例实施方式中，第二子通路80b的上表面可以与延长部分e'的上表面基本上共平面。延长部分e'可以允许第二子通路80b提供比第一子通路80a的上表面更大的上表面(例如接触区域)。

具有延长部分e'的第二子通路80b可以与第一子通路80a一起形成集成结构。这里使用的术语“集成结构”可以指的是包括相同材料的单个结构，并且可以使用例如单个填充工艺形成。

如上所述，通路结构80'(集成结构)的侧表面和下表面可以由第一导电阻挡物82围绕。这可以表明第一子通路80a和具有延长部分e'的第二子通路80b可以使用单个填充工艺形成。例如，第一导电阻挡物82可以包括诸如tin、tan或wn的金属氮化物。

设置在上绝缘层62中的第二导电元件95可以连接到第二子通路80b，并且可以接触延长部分e'。额外的第二导电阻挡物92可以设置在第二导电元件95的下表面和侧表面上。第二导电元件95的末端t可以位于第二子通路80b的上表面上。如以上关于图2所述，即使当第二导电元件95的末端t形成在第二子通路80b的上表面上时，延长部分e'也可以允许第二导电元件95和第二子通路80b在其间具有充足的接触面积。

参照图4，根据一示例实施方式的半导体器件10b可以具有与图3的示例的结构相似的结构，其中差异在于图4具有通路结构80"。对图3的示例的描述可以与本示例实施方式的描述结合，除非另外说明。

通路结构80"可以被描述为分成穿过第一绝缘层61a和第二绝缘层61b的导电通路85'以及设置在第二绝缘层61b中并从导电通路85'的一个侧表面延伸的通路延伸部分e"。

根据一示例实施方式的半导体器件10b可以包括围绕导电通路85'的下表面和侧表面的第一导电阻挡物82'以及围绕通路延伸部分e”的下表面和侧表面的第二导电阻挡物92'。通路延伸部分e”可以从导电通路85'的侧表面朝第二导电元件95延伸以与第二导电元件95相邻。类似于以上讨论的通路延伸部分e或e'，通路延伸部分e”可以沿着第二蚀刻停止层65的上表面形成。通路结构80”可以具有通过导电通路85'的上表面与通路延伸部分e”的上表面的结合而扩展的上表面。

在一示例实施方式中，通路延伸部分e”和第二导电元件95可以形成集成结构。第二导电阻挡物92'可以沿着设置在第二绝缘层61b上的第二导电元件95的侧表面和第二导电元件95的下表面延伸。在集成结构中，第二导电元件95可以与通路延伸部分e"的上表面接触。

在一示例实施方式中，导电通路85'和通路延伸部分e"可以由第二导电阻挡物92'隔开。如图4所示，第二导电阻挡物92'的一部分可以位于导电通路85'与通路延伸部分e"之间的界面bs处。导电通路85'与通路延伸部分e"之间的界面bs可以是向上倾斜的表面。例如，界面bs可以是使用蚀刻工艺获得的不均匀表面(参照图6c)。

如上所述，在一示例实施方式中，通过朝第二导电元件95延伸的通路延伸部分e"可以确保通路结构80”与第二导电元件95之间充足的接触面积。

在前面对一示例实施方式的描述中，通路结构80"可以被描述为分成导电通路85'和通路延伸部分e"。然而，如以上参照图3所述，通路结构80"也可以被描述为分成设置在第一绝缘层61a中的部分(例如第一子通路)和设置在第二绝缘层61b中的部分(例如第二子通路)。在一示例实施方式中，第二子通路可以被理解为具有延长部分e"，使得通路结构80"与第二导电元件95之间的接触面积可以增加。

在下文中将描述制造图3和图4所示的半导体器件10a和10b的方法。在描述半导体器件10a和10b的制造方法时，可以更清楚地理解半导体器件10a和10b的结构特征。

图5a、图5b、图5c、图5d、图5e和图5f是示出制造图3所示的半导体器件10a的方法的剖视图。

参照图5a，第一绝缘层61a和第二绝缘层61b可以顺序地形成在其中可设置第一导电元件75的下绝缘层51上。此外，第一蚀刻停止层55可以形成在下绝缘层51与第一绝缘层61a之间，并且第二蚀刻停止层65可以形成在第一绝缘层61a与第二绝缘层61b之间。

第一导电元件75可以是接触插塞或导电线。下绝缘层51可以包括例如teos层、usg层、psg层、bsg层、bpsg层、fsg层、sog层、tosz层或其组合。第一绝缘层61a和第二绝缘层61b的每个可以是低k层，诸如例如sioc层、sicoh层或其组合。第一蚀刻停止层55和第二蚀刻停止层65中的至少一个可以包括诸如sinx的硅氮化物或铝氮化物(aln)。这样的层可以使用化学气相沉积(cvd)工艺或旋涂工艺而形成。

随后，如图5b所示，通路孔vo可以穿过第一绝缘层61a和第二绝缘层61b形成。

通路孔vo可以限定第一导电元件75的接触区域。如图5b所示，通过在第二绝缘层61b上形成具有第一开口o1(其可限定通路孔vo的区域)的第一掩模ms1以及通过使用第一掩模ms1应用选择性蚀刻工艺，期望的通路孔vo可以被形成。

随后，可以执行在第二绝缘层61b中形成连接到通路孔vo的沟槽ve的工艺。

首先，如图5c所示，填充部分69可以形成在之前形成的通路孔vo中，并且具有第二开口o2(其可限定沟槽ve)的第二掩模ms2可以被形成。填充部分69可以在沉积诸如soh的材料之后使用诸如化学机械抛光(cmp)工艺的平坦化工艺或回蚀刻工艺而形成。

随后，如图5d所示，通过在使用第二掩模ms2的选择性蚀刻工艺之后去除填充部分69，连接到沟槽ve的通路孔vo可以被形成。不同于图5b中使用的蚀刻工艺，通过使用第二蚀刻停止层65选择性地去除第二绝缘层61b的一部分，本蚀刻工艺可以将沟槽ve的形成区域基本上限制于第二绝缘层61b。

通常，其中期望扩展通路以增加接触面积的区域在其下方可以设置有其它部件(例如栅极结构)，而非期望的接触区域。因此，扩展通路的沟槽ve形成工艺会导致对其它部件的损坏或短路。第二蚀刻停止层65可以用于可靠地防止这样的缺陷。详细地，如图5d所示，沟槽ve可以沿着第二蚀刻停止层65的上表面形成。在本蚀刻工艺中，第二蚀刻停止层65的具有减小的厚度的部分可以被去除。因此，沟槽ve可以被示为沿着第一绝缘层61a的上表面形成。

随后，如图5e所示，通路孔vo和与其连接的沟槽ve可以用金属填充以形成通路结构80'。

本工艺可以包括在填充金属之前在通路孔vo和沟槽ve的表面上形成第一导电阻挡物82的工艺。本工艺可以通过使用诸如tin、tan或wn的金属氮化物形成第一导电阻挡物82、沉积诸如cu或w的金属从而填充通路孔vo和沟槽ve、以及使用诸如化学机械抛光(cmp)工艺的平坦化工艺去除沉积在通路孔vo和沟槽ve外面的第二绝缘层61b的上表面上的沉积物而被执行。根据一示例实施方式，通路结构80'的表面可以与第二绝缘层61b的上表面共平面。

如上所述，通路孔vo和沟槽ve可以使用单个工艺填充。因此，通路结构80'可以形成单个结构(集成结构)。如上所述，集成结构可以被分成设置在第一绝缘层61a中的第一子通路80a以及设置在第二绝缘层61b中的第二子通路80b，并且第二子通路80b可以具有延长部分e'以增加通路结构80'与图5f的第二导电元件95之间的接触面积。

随后，如图5f所示，连接到通路结构80'的第二导电元件95可以被形成。

该工艺可以在第二绝缘层61b上顺序地形成第三蚀刻停止层67和上绝缘层62，并且可以通过图案化上绝缘层62而形成期望的第二导电元件95。在形成第二导电元件95之前，额外的第二导电阻挡物92可以被形成。

第二导电元件95可以与通路结构80'的延长部分e'接触。延长部分e'可以设置在第二导电元件95可延伸的方向上。因此，第二导电元件95与通路结构80'之间的接触面积可以增加。第二导电元件95可以是后道工艺(beol)的金属线，并且可以由诸如cu或w的金属形成。

图6a、图6b、图6c和图6d是示出制造图4所示的半导体器件10b的方法的剖视图。

参照图6a，示出了在穿过第一绝缘层61a和第二绝缘层61b的同时连接到第一导电元件75的导电通路85'。

导电通路85'可以被理解为具有在根据之前的示例实施方式应用绝缘层形成工艺和通路孔形成工艺(参照图5a和图5b)然后用于通路孔vo的金属填充工艺之后使用诸如化学机械抛光(cmp)工艺的平坦化工艺而获得的结构。在金属填充工艺之前，第一导电阻挡物82'可以被形成。第一导电阻挡物82'可以围绕导电通路85'的侧表面和下表面。

随后，如图6b所示，第三蚀刻停止层67和上绝缘层62可以顺序地形成在第二绝缘层61b上。

随后，如图6c所示，用于通路延伸部分的第一沟槽ve和用于第二导电元件的第二沟槽mo可以使用双镶嵌工艺形成。

本工艺可以按照形成包括第一沟槽ve的区域以穿过上绝缘层62和第二绝缘层61b、以及形成第二沟槽mo的次序而执行。然而，本工艺不限于这里详述的次序，并且可以按相反的次序执行。

在形成第一沟槽ve的工艺中，之前形成的导电通路85'的一部分可以被去除。从中去除了导电通路85'的所述部分的导电通路85'的表面可以是倾斜表面d。倾斜表面d可以略微向上倾斜。在一示例实施方式中，倾斜表面d可以使用蚀刻工艺获得，从而是不均匀的。在本工艺中，在第一沟槽ve与第二沟槽mo之间的界面处，这两个沟槽在一个方向上的宽度可以基本相同。这将在稍后参照图8进行描述。

随后，如图6d所示，第一沟槽ve和第二沟槽mo可以用金属填充以一起形成通路延伸部分e"和第二导电元件95。

在本金属填充工艺之前，可以执行在第一沟槽ve和第二沟槽mo的表面上形成第二导电阻挡物92'的工艺。第一导电阻挡物82'可以使用诸如tin、tan或wn的金属氮化物形成。

随后，本工艺可以通过沉积诸如cu或w的金属从而填充第一沟槽ve和第二沟槽mo、然后使用诸如cmp工艺的平坦化工艺去除设置在第二沟槽mo外面的上绝缘层62的上表面上的沉积物而执行。

本填充工艺可以使用单个工艺执行。因此，第二导电元件95可以与通路结构80"的延长部分e"集成。通路延伸部分e"和第二导电元件95可以形成单个结构(集成结构)。

此外，第二导电阻挡物92'可以沿着导电通路85'与通路延伸部分e"之间的界面bs延伸。例如，在一示例实施方式中，第二导电阻挡物92'的一部分可以存在于导电通路85'与通路延伸部分e"之间。

在一示例实施方式中，通路延伸部分e"的上表面可以由第一沟槽ve的上表面区域确定，并且第一沟槽ve的上表面区域可以限定通路结构80"与第二导电元件95之间的接触区域。

图7是半导体器件10a的沿图5f的线ii-ii'截取的剖视图，图8是半导体器件10b的沿图6d的线ii-ii'截取的剖视图。

如上所述，在图6c的沟槽形成工艺中，根据双镶嵌工艺的条件，第一沟槽ve和第二沟槽mo在一个方向上在这两个沟槽之间的界面处的宽度可以基本相同。

结果，如图8所示，在通路延伸部分e"与第二导电元件95之间的界面处，通路延伸部分e"的宽度可以与第二导电元件95的宽度基本相同。如图8所示，通路延伸部分e"和第二导电元件95可以形成单个结构，该单个结构可以是集成结构is。如图7所示，在之前的示例实施方式中，第二导电元件95可以使用与形成通路结构80'的延长部分e'的工艺不同的工艺形成。结果，第二导电元件95和延长部分e'可以在它们之间的界面处具有不同的宽度。

在沟槽形成工艺期间使用的掩模等的设计可以在此类特征上产生差异。如在图6a至图6d所示的工艺中，当第二导电元件95和通路延伸部分e"使用双镶嵌工艺一起形成时，第二导电元件95和通路延伸部分e"在至少一个方向上在它们之间的界面处的宽度可以彼此相同。

图9a和图9b分别是示出在根据各种示例实施方式的制造半导体器件的方法中形成通路延伸部分的工艺的俯视图。图9a和图9b所示的形成通路延伸部分的工艺可以被理解为图5c所示的工艺的顶视图。

图9a和图9b示出了掩模ma和mb，掩模ma和mb每个限定用于延伸导电通路va的接触区域的通路延伸部分。

首先，图9a所示的掩模ma的开口o2被示为设定成具有与导电通路va的尺寸对应的尺寸。掩模ma的开口o2可以提供在特定方向d1上延伸的开口区域。

详细地，如图10a所示，与导电通路va的上表面区域s2相比，由图9a所示的掩模ma提供的通路延伸部分e1可以提供在特定方向d1上延伸的上表面区域se1。导电通路va可以包括第一子通路va1和第二子通路va2。导电通路va的下表面区域s1与上表面区域s2彼此相反。

图9b所示的掩模mb的开口o2被示为重新设定成具有比导电通路va的尺寸更大的尺寸。除特定方向d1之外，掩模mb的开口o2可以提供在与特定方向d1相邻的另一方向d2上延伸的开口区域。

详细地，如图10b所示，与导电通路va的上表面区域s2相比，由图9b所示的掩模mb提供的通路延伸部分e2可以提供在另一方向d2上以及在特定方向d1上延伸的上表面区域se2。

由于光刻工艺的光学邻近效应而可能发生错误。因此，可能发生布局图案上的偏差。这也可能发生在除第二导电元件可延伸的方向以外的方向上。考虑到这样的偏差，通路延伸部分e2可以具有延长区域，如图9b和图10b所示。

图11是示出根据示例实施方式的半导体器件的主要部件的平面布局图。

图12是半导体器件的沿图11的线iii-iii'截取的剖视图。

参照图11和图12，根据一示例实施方式的半导体器件100可以包括设置在衬底101上的第一有源区ar1、第二有源区ar2和器件隔离区107。

在一示例实施方式中，衬底101可以包括诸如si或ge的半导体、或者诸如sige、sic、gaas、inas或inp的化合物半导体。在另一示例实施方式中，衬底101可以具有绝缘体上硅(soi)结构。第一有源区ar1和第二有源区ar2的每个可以是导电区，诸如掺杂有杂质的阱或掺杂有杂质的结构。在一示例实施方式中，示例不限于此，并且第一有源区ar1可以是用于pmos晶体管的n型阱，第二有源区ar2可以是用于nmos晶体管的p型阱。

第一有源鳍105可以设置在第一有源区ar1的上表面上，第二有源鳍205可以设置在第二有源区ar2的上表面上。第一有源鳍105和第二有源鳍205的每个可以具有从第一有源区ar1和第二有源区ar2的每个的上表面向上部(在z方向上)突出的结构。在一示例实施方式中，第一有源鳍105和第二有源鳍205的每个可以被提供为三个有源鳍，但本公开不限于此。在另一示例实施方式中，第一有源鳍105和第二有源鳍205的每个可以被提供为单个有源鳍或不同数量的有源鳍。

如图11所示，第一有源鳍105和第二有源鳍205的每个可以在第一方向(x方向)上从第一有源区ar1和第二有源区ar2的每个平行地延伸。第一有源鳍105和第二有源鳍205的每个可以被提供为每个晶体管的有源区。

器件隔离区107可以限定第一有源区ar1和第二有源区ar2。器件隔离区107可以包括硅氧化物或基于硅氧化物的绝缘材料。器件隔离区107可以包括限定有源区的第一隔离区107a以及限定第一有源鳍105和第二有源鳍205的第二隔离区107b。第一隔离区107a可以具有比第二隔离区107b的底表面更深的底表面。

第一隔离区107a可以被称为深沟槽隔离(dti)，第二隔离区107b可以被称为浅沟槽隔离(sti)。

第二隔离区107b可以设置在第一有源区ar1和第二有源区ar2上。在第一有源鳍105和第二有源鳍205穿过第二隔离区107b的同时，其部分可以突出到第二隔离区107b的上部。

根据一示例实施方式的半导体器件100可以包括第一栅极结构gs1和第二栅极结构gs2。如图11所示，第一栅极结构gs1和第二栅极结构gs2的每个可以具有在交叉第一方向(x方向)的第二方向(y方向)上延伸的线形。第一栅极结构gs1可以重叠第一有源鳍105的一部分，第二栅极结构gs2可以重叠第二有源鳍205的一部分。

根据一示例实施方式的半导体器件100可以包括第一源极/漏极区110、第二源极/漏极区210、以及连接到第一源极/漏极区110和第二源极/漏极区210的第一接触结构cs1、第二接触结构cs2、第三接触结构cs3和第四接触结构cs4。第一源极/漏极区110和第二源极/漏极区210可以分别形成在第一有源鳍105和第二有源鳍205的设置于第一栅极结构gs1和第二栅极结构gs2的两侧上的部分中。

在一示例实施方式中，形成第一源极/漏极区110和第二源极/漏极区210可以包括在第一有源鳍105和第二有源鳍205的部分中形成凹陷以及在凹陷上执行选择性外延生长(seg)。第一源极/漏极区110和第二源极/漏极区210可以由si、sige或ge形成，并且可以具有n型导电性或p型导电性中的任何一种。

第二源极/漏极区210可以具有与第一源极/漏极区110的材料和/或形状不同的材料和/或形状。例如，当半导体器件100是pmos晶体管时，第一源极/漏极区110可以包括硅锗(sige)，并且可以掺杂有p型杂质。例如，当半导体器件100是nmos晶体管时，第二源极/漏极区210可以包括硅，并且可以掺杂有n型杂质。

在一示例实施方式中，第一源极/漏极区110可以由sige形成，并且可以掺杂有p型杂质，例如硼(b)、铟(in)、镓(ga)等。第二源极/漏极区210可以由硅(si)形成，并且可以掺杂有n型杂质，例如磷(p)、氮(n)、砷(as)、锑(sb)等。在生长工艺期间，第一源极/漏极区110和第二源极/漏极区210可以沿着结晶学稳定的表面具有不同的形状。如图12所示，第一源极/漏极区110(在z方向上)的剖面可以具有五边形形状，第二源极/漏极区210(在z方向上)的剖面可以是六边形形状或具有平缓角度的多边形形状。

如上所述，具有第一有源鳍105的包括第一栅极结构gs1和第一源极/漏极区110的第一finfettr1可以形成在第一有源区ar1上，具有第二有源鳍205的包括第二栅极结构gs2和第二源极/漏极区210的第二finfettr2可以形成在第二有源区ar2上。

根据一示例实施方式的半导体器件100可以具有设置在器件隔离区107上的层间绝缘层151。层间绝缘层151可以设置在第一栅极结构gs1和第二栅极结构gs2周围。例如，层间绝缘层151可以包括teos层、usg层、psg层、bsg层、bpsg层、fsg层、sog层、tosz层或其组合。层间绝缘层151可以使用化学气相沉积(cvd)工艺或旋涂工艺形成。

在一示例实施方式中，第一接触结构cs1至第四接触结构cs4可以穿过层间绝缘层151形成，并且可以分别连接到第一源极/漏极区110和第二源极/漏极区210。详细地，第一接触结构cs1和第四接触结构cs4可以连接到第一finfettr1的第一源极/漏极区110，第二接触结构cs2和第三接触结构cs3可以连接到第二finfettr2的第二源极/漏极区210。

如图12所示，第一接触结构cs1和第二接触结构cs2的每个可以包括第一导电阻挡层171、金属硅化物层172、第一接触插塞175a和第二接触插塞175b。第一导电阻挡层171可以覆盖第一接触插塞175a和第二接触插塞175b的每个的侧表面和下表面。金属硅化物层172可以设置在第一导电阻挡层171与第一源极/漏极区110和第二源极/漏极区210的每个之间。例如，第一导电阻挡层171可以由诸如tin、tan、wn等的金属氮化物形成。金属硅化物层172可以由诸如cosi、nisi、tisi等的材料形成。第一接触插塞175a和第二接触插塞175b可以由钨(w)、钴(co)、钛(ti)、其合金或其组合形成。类似地，可以形成第三接触结构cs3和第四接触结构cs4。

根据一示例实施方式的半导体器件100可以包括将导电线连接到接触插塞的互连结构。互连结构可以包括位于导电线的接触点中的金属通路以及将金属通路连接到接触插塞的通路连接层。

参照图11和图12，第一金属线m1、第二金属线m2、第三金属线m3和第四金属线m4可以设置在第一finfettr1和第二finfettr2上，并且可以在第一方向(x方向)上延伸。第一金属线m1至第四金属线m4可以分别通过第一通路结构v1至第四通路结构v4连接到第一接触结构cs1至第四接触结构cs4。第二导电阻挡物192可以分别设置在第一金属线m1至第四金属线m4的下表面和侧表面上。第一导电阻挡物182可以分别设置在第一通路结构v1至第四通路结构v4的下表面和侧表面上。

第一金属线m1至第四金属线m4可以形成在低k层162中。在一示例实施方式中采用的低k层162可以设置在绝缘层160上，绝缘层160包括设置在层间绝缘层151上的第一绝缘层161a和第二绝缘层161b。低k层162可以在其中形成有第一金属线m1至第四金属线m4。

第一绝缘层161a和第二绝缘层161b可以在其中形成有第一通路结构v1至第四通路结构v4。第一绝缘层161a和第二绝缘层161b以及低k层162中的至少一个可以包括sioc层、sicoh层或其组合。此外，第一金属线m1至第四金属线m4和第一通路结构v1至第四通路结构v4中的至少一个可以包括铜或含铜合金。第一金属线m1至第四金属线m4和第一通路结构v1至第四通路结构v4可以分别使用单镶嵌工艺形成(参照图5a至图5f)或者可以使用双镶嵌工艺同时形成(参照图6a至图6d)。

如在一示例实施方式中，还可以包括设置在层间绝缘层151与第一绝缘层161a之间的第一蚀刻停止层155、设置在第一绝缘层161a与第二绝缘层161b之间的第二蚀刻停止层165、以及设置在第二绝缘层161b与低k层162之间的第三蚀刻停止层167。第一蚀刻停止层155不仅可以停止蚀刻，而且可以防止形成第一金属线m1至第四金属线m4和第一通路结构v1至第四通路结构v4的金属(例如cu或w)扩散到下部区域。例如，第一蚀刻停止层155不限于此，并且可以包括铝氮化物(aln)。

参照图12，第一接触插塞175a可以通过第一通路结构v1连接到第二金属线m2。第一通路结构v1可以包括第一子通路180a和第二子通路180b。第一子通路180a可以连接到第一接触插塞175a。与具有期望水平的接触电阻相比，第二金属线m2可以具有第一子通路180a的不充足的重叠区域。

在一示例实施方式中，设置在第一子通路180a上的第二子通路180b可以具有通路延伸部分e。因此，第二子通路180b可以相对于第二金属线m2具有充足的接触面积。如在相关技术中地，具有充足接触面积的第三金属线m3可以不需要具有通路延伸部分。

如图11所示，第四金属线m4与第三接触结构cs3之间的互连结构可以具有和第二金属线m2与第一接触结构cs1之间的第一通路结构v1的结构相似的结构。

如上所述，根据本公开的示例实施方式，在实现垂直互连结构时，可以确保通路的上表面与导电元件(例如金属线)的充足的重叠区域，而不增大通孔的下部宽度。因此，可以降低接触电阻的水平，并且可以减少导电元件和与其相邻的部件之间的短路。

虽然以上已经显示和描述了示例实施方式，但是对本领域技术人员将明显的是，可以进行修改和变化而不背离如由所附权利要求限定的本发明构思的公开的范围。

本申请要求享有2017年8月1日在韩国知识产权局提交的韩国专利申请第10-2017-0097542号的优先权的权益，其公开为了所有目的通过引用全文在此合并。