薄膜晶体管、显示面板及所述薄膜晶体管的制作方法与流程

本发明涉及半导体技术领域，尤其涉及一种薄膜晶体管、显示面板及所述薄膜晶体管的制作方法。

背景技术：

近年来，金属氧化物薄膜晶体管被普遍应用于液晶显示器和有机自发光显示器中，使用该晶体管的显示器具有分辨率高、尺寸大、处理帧率高和可见光范围内穿透率高等显著优点，在电子显示领域具有广阔的应用前景。非晶铟镓锌氧化物薄膜晶体管是一种代表性的金属氧化物薄膜晶体管，被广泛应用在各种电子显示设备中。

目前，igzo薄膜晶体管有背沟道刻蚀,蚀刻终止层(esl)和顶栅三种典型结构。顶栅型igzo薄膜晶体管结构的寄生电容小，制作工艺中使用的掩膜数量也相对较少。同时，栅极和栅极介质层能够保护沟道区，使其不被大气环境和后续制程中的电浆所影响。但是，栅极介质层区域的较强电场将使沟道中的高能电子在源漏端附近注入栅极介质层，导致器件的阈值电压漂移，破坏了器件的稳定性。此外，高电场还会引发热载流子效应，进一步破坏了器件的稳定性。

因此，急需开发一种稳定性更高的顶栅型igzo薄膜晶体管结构解决上述问题。

技术实现要素：

为解决上述问题，本发明提供了一种薄膜晶体管，能够有效的减小沟道区域的电场强度，增加器件的稳定性。具体的，所述薄膜晶体管包括：

衬底；

有源区，位于所述衬底上方；

栅极介质层，位于所述有源区上方；

栅极金属，位于所述栅极介质层上方；

源漏区，位于所述栅极介质层下方的有源区两侧；其中，

所述栅极介质层包括位于所述有源区上方的氧化硅层和位于所述氧化硅层上方的第二栅介质层，所述氧化硅层沿沟道方向的长度小于所述第二栅介质层的长度；其中，所述第二栅介质层的介电常数大于氧化硅层的介电常数。

根据本发明的其中一个实施例，其中，所述第二栅介质层为氮化硅层。

根据本发明的其中一个实施例，其中，所述晶体管还包括层间介质层，所述层间介质层的材料为氮化硅，所述氮化硅中的氢元素含量小于氮化硅层中的氢元素含量。

根据本发明的其中一个实施例，其中，所述第二栅介质层下方的氧化硅层两侧的空间被层间介质层填充。

根据本发明的其中一个实施例，其中，所述氧化硅层沿沟道方向的长度不小于所述第二栅介质层沿沟道方向长度的二分之一。

相应的，本发明还提供了一种显示面板，包括如前所述的薄膜晶体管。

根据本发明的其中一个实施例，其中，所述显示面板还包括：

钝化层，位于所述层间介质层上方；

色阻层，位于所述有源区外侧的钝化层上方；

像素电极，位于所述色阻层上方；

有机发光层，位于所述像素电极上方；

阴极，位于所述有机发光层上方。

相应的，本发明还提供了一种薄膜晶体管的制作方法，其特征在于，该方法包括：

a.提供衬底；

b.在所述衬底上方形成有源区；

c.在所述有源区上方形成氧化硅层；

d.在所述有氧化硅层上方形成第二栅介质层；

e.在所述栅极介质层上方形成栅极金属；

f.沿沟道方向进对氧化硅层和第二栅介质层进行选择性刻蚀，使刻蚀后的氧化硅层沿沟道方向的长度小于第二栅介质层；

g.在所述第二栅介质层两侧的有源区中形成源漏区。

根据本发明的其中一个实施例，其中，所述第二栅介质层为氮化硅层。

根据本发明的其中一个实施例，其中，在步骤g之后还包括步骤h：形成覆盖所述薄膜晶体管的层间介质层，其中，形成所述层间介质层的材料为氮化硅，且形成所述层间介质层的氮化硅中的氢元素含量低于第二栅介质层中的氢元素含量。

根据本发明的其中一个实施例，其中，步骤d中的第二栅介质层的长度大于所述薄膜晶体管所需要的栅极介质层的长度。

根据本发明的其中一个实施例，其中，在步骤f中选择性刻蚀所用的刻蚀方法为干法刻蚀，刻蚀气体为c5hf7。

根据本发明的其中一个实施例，其中，所述氧化硅层沿沟道方向的长度不小于所述第二栅介质层沿沟道方向长度的二分之一。

相比于现有技术中采用氧化硅材料作为栅极介质层的薄膜晶体管，本发明采用了介电常数较大的氮化硅替换了部分栅极介质层，使得栅极介质层的介电常数减小，从而减小沟道区的电场，特别是位于沟道两端区域的电场，从而遏制了由于高电场引起阈值电压漂移和热载流子效应。相比于现有技术，极大地改善了薄膜晶体管的性能。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：

图1为现有技术中的薄膜晶体管的结构示意图；

图2为图1中的薄膜晶体管沟道区域的电场分布图；

图3至图8为本发明一个实施例中的薄膜晶体管在不同工艺步骤中的结构示意图；

图9为图8中的薄膜晶体管沟道区域的电场分布图；

附图中相同或相似的附图标记代表相同或相似的部件。

具体实施方式

以下各实施例的说明是参考附加的图示，用以例示本发明可用以实施的特定实施例。本发明所提到的方向用语，例如[上]、[下]、[前]、[后]、[左]、[右]、[内]、[外]、[侧面]等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。在图中，结构相似的单元是用以相同标号表示。

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。

首先对现有技术进行简要说明。参见图1，图1示出了现有技术中的薄膜晶体管的结构示意图，具体的，是一种顶栅型igzo薄膜晶体管。如图所示，现有技术中的栅极结构由栅极介质层060位于栅极金属070下方，由氧化硅组成。其形成方法为：在有源区上方外延生长形成氧化硅，作为绝缘材料隔离栅极金属和有源区。由于外延生长的二氧化硅与有源区之间的界面特性优良，少有杂质和缺陷，因此二氧化硅作为主流的栅极介质层材料被沿用至今。但二氧化硅也存在明显的缺陷，即介电常数过小。对于薄膜晶体管，沟道区域的电场强度与介质层的介电常数成反比，过小的介电常数会导致沟道区的电场强度过大，引发阈值电压偏移、热载流子效应等一系列缺陷，严重影响器件的性能。

参见图2，图2为图1中的薄膜晶体管沟道区域的电场分布图，可以看出，沟道区域的电场强度达到了10⁵v/cm，而沟道两端的电场强度则由于器件形状的影响进一步增大，已经严重影响了器件性能。

为了改善上述缺陷，本发明提供了一种薄膜晶体管。下面将结,图8对本发明进行详细说明。

参见图8，本发明提供了一种薄膜晶体管，包括：衬底130；有源区140，位于所述衬底130上方；栅极介质层，位于所述有源区140上方；栅极金属170，位于所述栅极介质层上方；源漏区，位于所述沟道区两侧的有源区140中。

具体的，所述衬底130可以是单一材料的半导体衬底，例如硅、锗、砷化镓、磷化铟等，也可以是soi半导体衬底。所述有源区140位于衬底130上方，具有一定的掺杂，掺杂浓度为沟道区所需要的浓度，通常为5×10¹⁴cm^-3～5×10¹⁵cm^-3，对于n型半导体，掺杂的元素通常为p型15杂质，例如硼和铟，对于p型半导体，p型杂质，例如砷和磷。

在本实施例中，所述栅极介质层包括位于所述有源区上方的氧化硅层151和位于所述氧化硅层上方的第二栅介质层160，所述氧化硅层151沿沟道方向的长度小于所述第二栅介质层160的长度；其中，所述氧化硅层151的介电常数大于第二栅介质层160的介电常数。具体的，由于在氧化硅层上生长或淀积氮化硅层的工艺在本领域中相对成熟，且氮化硅的相对介电常数约为7，大于氧化硅的相对介电常数4，因此，本实施例中所述第二栅介质层160为氮化硅层。在其他实施例中，所述第二栅极介质层160也可以采用其他介电常数高的材料，例如氧化铪、氧化铝、氧化钛等，上述材料都拥有很高的介电常数，能够进一步减小沟道区域的电场强度，在实际应用中可以根据需要挑选合适的介电材料。

通常，对于顶栅型薄膜晶体管，在工艺中形成栅极介质层的顺序为：在有源区上依次淀积栅极介质层、栅极金属层，之后通过等离子刻蚀或其他刻蚀方法将栅极结构图形化，形成需要的栅极叠层。以等离子刻蚀为例，由于刻蚀的边缘累积效应，通常位于下层的结构的宽度略宽于上层结构，参见图1，其中位于下层的栅极介质层050的宽度大于位于上层的金属层070。

在本发明中，为了实现所述氧化硅层151沿沟道方向的长度小于所述氮化硅层160的长度这一技术特征，需要在栅极图形化之后增益一步选择性刻蚀工艺，从侧面沿着沟道方向对栅极介质层进行选择性刻蚀。具体的，可以选择干法刻蚀，由于干法刻蚀的刻蚀气体对不同的材料的可是速度差异很大，因此可以实现在横向快速刻蚀氧化硅的同时氮化硅刻蚀很慢甚至刻蚀。

例如，可以选择c5hf7作为刻蚀气体，c5hf7对于氧化硅的刻蚀速率可以达到400～500nm/min，同时对于氮化硅的刻蚀速率只有100～150nm/min，对多晶硅和金属的刻蚀速率几乎为0，因此，可以完美的将氧化硅层151和氮化硅层160刻蚀为图8所示的倒台阶型结构。当然，在实际应用中，c5hf7只是一种选择，不应理解为对本发明的限制。也可以选择其他刻蚀气体执行选择性刻蚀，刻蚀参数可根据具体工艺条件和实际需求进行设定。

根据本发明的其中一个实施例，其中，所述氧化硅层沿沟道方向的长度不小于所述第二栅介质层沿沟道方向长度的二分之一。如小于这一比值，则所述沟道区域上方的氧化硅会被刻蚀掉而被氮化硅取代，而氮化硅与有源区之间的界面性能是不如氧化硅与有源区之间的界面性能的，氧化硅被过度刻蚀会导致沟道区域的亚阈值特性显著增加，影响器件性能。具体的刻蚀比例以沟道的有效长度为参考，在实际中可根据需要进行设置。

优选的，所述晶体管还包括层间介质层180，所述层间介质层的材料为氮化硅，所述氮化硅中的氢元素含量小于氮化硅层160中的氢元素含量。层间介质层180在淀积时通过扩散同时填充所述氮化硅层160下方的氧化硅层151两侧的空间，即该区域原有的氧化硅被氮化硅取代。由于层间介质层180中的氢元素含量小于氮化硅层160中的氢元素含量，具有更大的介电常数，因此，可以进一步减小该区域的电场强度。

相比于现有技术中采用氧化硅材料作为栅极介质层的薄膜晶体管，本发明采用了介电常数较大的氮化硅替换了部分栅极介质层，使得栅极介质层的介电常数减小，从而减小沟道区的电场。进一步的，本发明还采用空腔和氮化硅结合的结构作为栅极介质层，使得栅极介质层的介电常数相比于氧化硅大幅度减小，有效的减小了电场，从而遏制了由于高电场引起阈值电压漂移和热载流子效应。相比于现有技术，极大地改善了薄膜晶体管的性能。

相应的，本发明还提供了一种显示面板，包括如前所述的薄膜晶体管。参考图8，所述显示面板还包括：位于所述层间介质层上方的钝化层210，位于所述有源区外侧的钝化层210上方的色阻层240，位于所述色阻层240上方的像素电极250，位于所述像素电极250上方的有机发光层260，以及位于所述有机发光层260上方的阴极270。

本发明采用将栅极绝缘层优化成氧化硅层和氮化硅层的夹层结构，采用干法刻蚀的方法将氮化硅层下方的氮化硅层两侧挖空，降低了栅极绝缘层两侧的电场强度，避免了由高电场引发的阈值电压漂移和热载流子效应。因此，本发明能够提升顶栅型igzotft器件的稳定性和良率，减少阈值电压的漂移，以满足显示屏对高帧率和高解析度等产品的需求。

下面，将结合附图3至图8对本发明提供的一种薄膜晶体管的制作方法进行详细说明。该方法包括以下步骤：

a.提供衬底130；

b.在所述衬底130上方形成有源区140；

c.在所述有源区140上方形成氧化硅层150；

d.在所述有氧化硅层150上方形成第二栅介质层160；

e.在所述栅极介质层上方形成栅极金属170；

f.沿沟道方向进对氧化硅层150和第二栅介质层160进行选择性刻蚀，使刻蚀后的氧化硅层151沿沟道方向的长度小于第二栅介质层160；

g.在所述第二栅介质层160下方的有源区140两侧形成源漏区。

具体的，在步骤a中，所述衬底为半导体材料，优选的，可以是硅、锗等单只半导体，也可以是三五族化合物半导体，例如砷化镓等，衬底的选择是本领域的常用技术，在此不再赘述。

接下来，参见图3，在步骤b中，在所述衬底130上方形成有源区140。在本实施例中，所述有源区为非晶铟镓锌氧化物薄膜，所述igzo薄膜具有分辨率高、尺寸大、处理帧率高和可见光范围内穿透率高等显著优点，更适合应用于电子显示领域，例如液晶显示器中的tft阵列。

接下来，参见图4，在步骤c中，在有源区140上方形成氧化硅层150，具体的，可以采用气相外延生成氧化硅层150，气相外延生成的氧化硅层与有源区之间具有良好的界面态，缺陷和杂质相比于气相淀积更好。

之后，在步骤d中，参见图4，在所述氧化硅层150上方生成第二栅介质层160，所述氧化硅层150的介电常数大于第二栅介质层160的介电常数。具体的，由于在氧化硅层上生长或淀积氮化硅层的工艺在本领域中相对成熟，且氮化硅的相对介电常数约为7，大于氧化硅的相对介电常数4，因此，本事实例中所述第二栅介质层160为氮化硅层。在其他实施例中，所述第二栅极介质层160也可以采用其他介电常数高的材料，例如氧化铪、氧化铝、氧化钛等，上述材料都拥有很高的介电常数，能够进一步减小沟道区域的电场强度，在实际应用中可以根据需要挑选合适的介电材料。

之后，参见图4，在步骤e中，在所述栅极介质层上方形成栅极金属170。具体的，栅极金属层的材料可以选用tac、tin、tatbn、taern、taybn、tasin、hfsin、mosin、rutax、nita中的一种或其组合，其厚度在5nm～20nm之间。栅极金属可以通过化学气相沉积、高密度等离子体化学气相沉积、原子层淀积、等离子体增强原子层淀积、脉冲激光沉积或其他合适的方法形成。

之后，参见图5，对氧化硅层150、第二栅介质层160和栅极金属170进行图形化，暴露出部分有源区140，形成栅极结构。

之后，参加图6，沿沟道方向进对氧化硅层150、第二栅介质层160和栅极金属170进行选择性刻蚀，使刻蚀后的氧化硅层151沿沟道方向的长度小于第二栅介质层160。具体的，为了实现所述氧化硅层151沿沟道方向的长度小于所述氮化硅层160的长度这一技术特征，需要在栅极图形化之后增益一步选择性刻蚀工艺，从侧面沿着沟道方向对栅极介质层进行选择性刻蚀。具体的，可以选择干法刻蚀，由于干法刻蚀的刻蚀气体对不同的材料的可是速度差异很大，因此可以实现在横向快速刻蚀氧化硅的同时氮化硅刻蚀很慢甚至刻蚀。

例如，可以选择c5hf7作为刻蚀气体，c5hf7对于氧化硅的刻蚀速率可以达到400～500nm/min，同时对于氮化硅的刻蚀速率只有100～150nm/min，对多晶硅和金属的刻蚀速率几乎为0，因此，可以完美的将氧化硅层151和氮化硅层160刻蚀为图8所示的倒台阶型结构。当然，在实际应用中，c5hf7只是一种选择，不应理解为对本发明的限制。也可以选择其他刻蚀气体执行选择性刻蚀，刻蚀参数可根据具体工艺条件和实际需求进行设定。

根据本发明的其中一个实施例，其中，所述氧化硅层沿沟道方向的长度不小于所述第二栅介质层沿沟道方向长度的二分之一。如小于这一比值，则所述沟道区域上方的氧化硅会被刻蚀掉而被氮化硅取代，而氮化硅与有源区之间的界面性能是不如氧化硅与有源区之间的界面性能的，氧化硅被过度刻蚀会导致沟道区域的亚阈值特性显著增加，影响器件性能。具体的刻蚀比例以沟道的有效长度为参考，在实际中可根据需要进行设置。

之后，在步骤g中，在所述栅极介质层下方形成源漏区。

具体的，源漏区可以通过向有源区中注入p型或n型掺杂物或杂质而形成，例如，对于pmos来说，源漏区可以是p型掺杂，对于nmos来说，源漏区可以是n型掺杂。源/漏区可以由包括光刻、离子注入、扩散和/或其他合适工艺的方法形成。在其他一些实施例中，源/漏区可以是通过选择性外延生长所形成的提升的源漏极结构，其外延部分的顶部高于栅极堆叠底部。之后采用高温处理激活杂质，例如退火工艺。

根据本发明的其中一个实施例，其中，在源漏区形成之后，还包括步骤h：形成覆盖所述薄膜晶体管的层间介质层180，其中，形成所述层间介质层180的材料为氮化硅，且形成所述层间介质层180的氮化硅中的氢元素含量低于氮化硅层160中的氢元素含量。参加图7，具体的，层间介质层可以通过化学气相沉积、高密度等离子体、旋涂或其他合适的方法形成在衬底上。层间介质层的材料可以包括sio2、碳掺杂sio2、bpsg、psg、ugs、氮氧化硅、低k材料或其组合。层间介质层的厚度范围可以是40nm～150nm，如80nm、100nm或120nm。

优选的，参见图8，在层间介质层180形成之后，还包括：在所述层间介质层上方形成钝化层210，在所述有源区外侧的钝化层210上方形成色阻层240，在所述色阻层240上方形成像素电极250，在所述像素电极250上方形成有机发光层260，以及在所述有机发光260层上方形成阴极270，从而形成具有前述薄膜晶体管的显示面板，可应用于oled显示屏中。

本发明中的栅极介质层采用倒台阶型的叠层结构，不仅仅是通过氮化硅和氧化硅的叠层增大栅极介质层的介电常数，更通过选择性刻蚀和层间介质层淀积的方法把氮化硅下方位于沟道两端的氧化硅替换为氮化硅，进一步减小了沟道两端的电场强度，参见图9，图9为本发明中的薄膜晶体管沟道区域的电场强度，可以看出，沟道区域的电场得到了显著的减小，特别是沟道两端的区域，电场强度下降了一个数量级。

相比于现有技术中采用氧化硅材料作为栅极介质层的薄膜晶体管，本发明采用了介电常数较大的氮化硅替换了部分栅极介质层，使得栅极介质层的介电常数减小，从而减小沟道区的电场，遏制了由于高电场引起阈值电压漂移和热载流子效应。相比于现有技术，极大地改善了薄膜晶体管的性能。

综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。