本实用新型涉及一种电子装置。
背景技术：
图1示出了电子集成电路晶片1的示意性和简化的截面图，该电子集成电路晶片1包括：由半导体材料制成的衬底3、第一电介质层4、第二电介质层5和钝化电介质层6。电子部件(例如，晶体管器件3a)集成在衬底3上和衬底3内。在第一电介质层4内集成有由绝缘材料包围的导电触点4a(例如，制成的源极/漏极/栅极区域)和其他结构(例如晶体管栅极4b)。在第二电介质层5内集成有由绝缘材料包围的、在多个金属化层(M1-Mn)上的金属互连线5a和金属过孔5b，其中互连线和过孔电连接到触点4a和第一电介质层4的其他结构。钝化电介质层6包括触点焊盘7，触点焊盘7电连接到第二电介质层5的互连线和过孔。钝化电介质层6的顶表面是晶片1的正面。衬底3的底表面是晶片1的背面。
在集成电路的制造中使用硅通孔或半导体通孔(统称为“TSV”)的技术是常见的。TSV是竖直延伸穿过集成电路芯片的导电材料的互连，以便实现集成在集成电路芯片结构的各层处的电路的元件与集成电路的外部面(正面和/或背面)的电连接。TSV以如下方式穿过集成电路芯片(例如，穿过晶片1的衬底3和其他包括的层)竖直地展开，使得在制造过程结束时，可以从集成电路芯片的外部面接入TSV。
图1示出了使用TSV 9的多个示例。每个TSV 9形成竖直延伸穿过衬底3并且可能(完全或部分)穿越层4、5和6中的一个或多个层的导电互连。具体地，作为示例，图1示出：穿过层4并部分穿过衬底3延伸的TSV 9；至少部分穿过层5、穿过层4并部分穿过衬底3延伸的TSV 9；以及穿过层4和5并部分穿过衬底3延伸的TSV 9。
例如，TSV 9可以如美国专利申请公开No.2005/0101054(通过引用并入)或者如施普林格出版社纽约公司(Springer-Verlag New York Inc.)出版的由Chuan Seng Tan、Ronald J.Gutmann和L.Rafael Reif编写的“晶片级3-D IC工艺技术(Wafer Level 3-D ICs Process Technology)”第85–95页(通过引用并入)中所描述的那样获得。
在整个制造过程中，通过由缩略词FEOL(前段制程，Front End of Line)表示的适当制造过程来提供具有电子部件的衬底3和第一电介质层4。然而，第二电介质层5和钝化电介质层6通过由缩略词BEOL(后段制程，Back End of Line)表示的适当制造过程来提供。图1中的图示处于将晶片切割成单独的集成电路芯片之前的制造的中间阶段。因此，在BEOL之后，制造过程可以进一步包括晶片切割操作。
图2示出了在制造过程的后续阶段中的晶片1。这里，已经执行了(用已知的精研或“背部研磨”技术)对晶片1的衬底3的后表面进行减薄的步骤，以暴露每个TSV 9的后端9b的一部分。在完成减薄过程之后，与图1的中间阶段相比，衬底3具有减小的厚度，例如小于100μm的厚度。
在制造过程的下一个步骤中，晶片1可以被切割(例如在线10处)以限定多个芯片12，每个芯片包含相应的电子集成电路。在切割之后，芯片被封装以形成集成电路器件。
在制造过程结束时，如图2所示，每个TSV 9将相应地穿越衬底3的整个厚度，从而提供从芯片12的背面到一个或多个所包括的电子部件、第一电介质层4、第二电介质层5和触点焊盘8的直接电连接。TSV技术的使用对于为电子集成电路提供三维封装结构(在本领域中称为“3D封装技术”或3D/2.5D集成技术)而言是特别有利的。在这样的结构中，使用TSV 9将多个芯片一个接一个堆叠起来，以支持堆叠的芯片之间的电连接以及与封装件外部的电连接。
鉴于生产过程的关键方面，并且考虑到由TSV 9执行的电互连的性质，能够优选地在执行切割晶片1的制造过程点来验证正确的TSV操作将是有利的。对正确的TSV操作的这种验证将包括验证被提供给通过TSV进行循环的电流的路径的电阻，并且还包括检测例如关于衬底3的可能的泄漏、缺陷和寄生现象。然而，在图1所示的制造阶段，这种TSV测试是困难的，因为每个TSV 9的后端9b仍然被包含在衬底3的主体内，因此其不能直接用于探测。
美国专利No.9,111,895(通过引用并入)教导了可以在图1所示的制造阶段使用的一种TSV测试结构和方法。参考图3，衬底3掺杂有第一导电类型掺杂物(例如，P型)。TSV 9具有嵌入衬底3中的后端9b。TSV 9由导电区域16(例如，由诸如铜的金属材料制成)形成，导电区域16由绝缘层18(例如，由诸如氧化硅的绝缘材料制成)侧向包围。在TSV 9的后端9b处的衬底3内的区域20，掺杂有第二导电类型掺杂物(例如，N型)。TSV导电区域16的金属材料与区域20直接物理接触和电接触，但是其通过侧向绝缘层18和下面的N型区域20的组合而与P型衬底3隔离。N型区域20与P型衬底3形成PN半导体结(即结型二极管22)，该PN半导体结具有由衬底3提供的阳极端子和由区域20提供的阴极端子。到阳极端子的电连接通过制造到衬底3的电触点24形成，而到阴极端子的电连接通过制造到TSV 9的导电区域16的电触点26形成。电触点24和26可以例如使用存在于层4和5内的导电结构(触点、线、过孔)以及层6中的焊盘7来实现。
在使用中，在TSV 9的后端9b处的结型二极管22的存在，使得能够执行TSV 9的电气测试，结型二极管22通过电触点24和26以及层6中与电触点相关联的焊盘7而可接入。例如，在测试过程中，测试电流被循环以用于施加到结型二极管22，并且测量测试电流(或相应的电压)。更具体地，在一个测试实现中，结型二极管22被正向偏置，以使得测试电流能够穿过TSV 9的导电区域16。因此可以使用耦合到相关联的焊盘7的测试装置，来评估由待测TSV 9提供给测试电流的通道的电阻。特别地，可以测量使得测试电流呈现两个不同的值的差分类型的电阻，从而测量两个相应的电位差。可以评估测量的电位差来确定待测TSV 9的故障。在对衬底3进行减薄和随后的切割操作之后，可以标识并随后丢弃具有故障TSV 9的芯片。
图4示出了用于执行电气特性的晶片级测试的测试装置的示意性和简化的图。晶片1被安装到卡盘30。探针头32被布置有多个探针34并且可以被致动，以便接近晶片1的正面，并且使得多个探针34被放置成与晶片1的焊盘7物理接触和电接触。探针头32被安装到支撑件36(例如，印刷电路板)。探针头32、探针34和支撑件36形成了晶片测试领域的技术人员已知的作为探针卡38的设备。图3图示了探针34与晶片1的焊盘7的物理接触和电接触。通过探针施加测试电流，并在连接的自动化测试设备(ATE)的指导和控制下进行电位测量。如本领域中已知的，ATE被配置成(在执行相应的切割操作之前)执行用于对晶片1内的各种芯片进行测试和电分选的自动化过程，以便选择操作正常的芯片以用于其后续封装。该操作被称为“电晶片分选”(Electrical Wafer Sort，EWS)或“晶片分选”(Wafer Sort，WS)，并且设想在各种芯片中对电子集成电路(在这种情况下为TSV 9)执行适当的电气测试。
尽管图3示出了探针34与焊盘7物理接触和电接触的优选实施方式，但是将理解，在备选实施方式中，探针34可以备选地与TSV 9的前端9a直接物理接触和电接触。例如，这可以在TSV延伸到层6(并且穿过层6暴露)的情况下，或者在BEOL处理和形成层5和6之前执行测试的情况下完成。
在美国专利No.9,111,895中提供了可能的测试场景的细节以及其他相关的TSV测试结构，在此不再赘述。
技术实现要素：
本公开的目的是提供一种电子装置，以至少部分地解决现有技术中的上述问题。
在一个实施例中，一种电子装置包括：半导体衬底，包括第一导电类型的第一半导体层和与第一导电类型相反的第二导电类型的第二半导体层，所述第一半导体层和第二半导体层在PN结处彼此接触以形成结型二极管；第一硅通孔结构，包括由绝缘层侧向包围的导电区域，所述第一硅通孔结构完全穿过第一半导体层并且部分穿过第二半导体层延伸，所述第一硅通孔结构的后端嵌入所述第二半导体层中，导电区域与第二半导体层的第二导电类型掺杂半导体材料物理接触和电接触；被制作成连接到第一硅通孔结构的前端的第一电连接件；以及被制作成连接到第一半导体层的第一导电类型掺杂半导体材料的第二电连接件。
在一个实施例中，所述电子装置还包括测试电路，所述测试电路被配置成：产生测试电流，所述测试电流被施加到所述第一电连接件以流过所述第一硅通孔结构；以及感测所述第二电连接件处的所述测试电流，以便检测在所述第一硅通孔结构中的故障。
在一个实施例中，所述故障为在侧向包围所述第一硅通孔结构的所述导电区域的所述绝缘层中的缺陷。
在一个实施例中，所述测试电路为由所述第一半导体层或所述第二半导体层中的至少一个支撑的内置自测试(BIST)电路。
在一个实施例中，所述测试电路为通过探针卡电耦合的自动化测试设备(ATE)。
在一个实施例中，所述电子装置还包括测试电路，所述测试电路被配置成：产生测试电流，所述测试电流被施加到所述第一电连接件以流过所述第一硅通孔结构；以及感测所述第二电连接件处不存在所述测试电流，以便确认所述第一硅通孔结构的正确操作。
在一个实施例中，所述测试电路为由所述第一半导体层或所述第二半导体层中的至少一个支撑的内置自测试(BIST)电路。
在一个实施例中，所述测试电路为通过探针卡电耦合的自动化测试设备(ATE)。
在一个实施例中，所述电子装置还包括：第二硅通孔结构，包括由绝缘层侧向包围的导电区域，所述第二硅通孔结构完全穿过所述第一半导体层并且部分穿过所述第二半导体层延伸，所述第二硅通孔结构的后端嵌入所述第二半导体层中，所述导电区域与所述第二半导体层的第二导电类型掺杂半导体材料物理接触且电接触；以及第三电连接件，被制作成连接到所述第二硅通孔结构的前端。
在一个实施例中，所述电子装置还包括测试电路，所述测试电路被配置成：产生测试电流，所述测试电流被施加到所述第一电连接件以流过所述第一硅通孔结构；以及感测所述第三电连接件处不存在所述测试电流，以便检测在所述第一硅通孔结构和所述第二硅通孔结构中的至少一个硅通孔结构中的故障。
在一个实施例中，所述故障为所述第一硅通孔结构和所述第二硅通孔结构中的至少一个硅通孔结构的所述导电区域的不连续。
在一个实施例中，所述故障为侧向包围所述导电区域的所述绝缘层的延伸，以将所述第一硅通孔结构和所述第二硅通孔结构中的至少一个硅通孔结构的所述导电区域与所述第二半导体层隔离。
在一个实施例中，所述测试电路为由所述第一半导体层或所述第二半导体层中的至少一个支撑的内置自测试(BIST)电路。
在一个实施例中，所述测试电路为通过探针卡电耦合的自动化测试设备(ATE)。
在一个实施例中，所述电子装置还包括测试电路，所述测试电路被配置成：产生测试电流，所述测试电流被施加到所述第一电连接件以流过所述第一硅通孔结构；以及感测所述第三电连接件处的所述测试电流，以便确认所述第一硅通孔结构和所述第二硅通孔结构的正确操作。
在一个实施例中，所述测试电路为由所述第一半导体层或所述第二半导体层中的至少一个支撑的内置自测试(BIST)电路。
在一个实施例中，所述测试电路为通过探针卡电耦合的自动化测试设备(ATE)。
在一个实施例中，所述电子装置还包括沟槽隔离结构，所述沟槽隔离结构延伸穿过至少所述第一半导体层以限定硅通孔结构的集合，所述硅通孔结构的集合包括经受共同测试的所述第一硅通孔结构和所述第二硅通孔结构。
在一个实施例中，所述电子装置形成插入器结构，所述插入器结构不包括在所述第一半导体层或所述第二半导体层中的任一个层中形成的有源集成电路器件。
在一个实施例中，所述电子装置还包括内置自测试(BIST)电路，所述内置自测试(BIST)电路由所述第一半导体层或所述第二半导体层中的至少一个支撑，并且电连接到所述第一电连接件和所述第二电连接件。
在一个实施例中，提出了一种用于测试包括半导体衬底的晶片的方法，所述半导体衬底包括第一导电类型的第一半导体层和与第一导电类型相反的第二导电类型的第二半导体层，所述第一半导体层和第二半导体层在PN结处彼此接触以形成结型二极管，所述晶片还包括第一硅通孔结构，所述第一硅通孔结构包括由绝缘层侧向包围的导电区域，所述第一硅通孔结构完全穿过第一半导体层并且部分穿过第二半导体层延伸，所述第一硅通孔结构的后端嵌入所述第二半导体层中，导电区域与所述第二半导体层的第二导电类型掺杂半导体材料物理接触和电接触。
所述用于测试的方法包括：产生测试电流，测试电流被施加以流过第一硅通孔结构；并且感测第一半导体层处的所述测试电流，以便检测所述第一硅通孔结构中的故障。
所述用于测试的方法还包括：产生测试电流，测试电流被施加以流过第一硅通孔结构；并且感测第一半导体层处的所述测试电流，以便确认所述第一硅通孔结构的正确操作。
在一个实施例中，提出了一种用于测试包括半导体衬底的晶片的方法，所述半导体衬底包括第一导电类型的第一半导体层和与第一导电类型相反的第二导电类型的第二半导体层，所述第一半导体层和第二半导体层在PN结处彼此接触以形成结型二极管，所述晶片还包括第一硅通孔结构和第二硅通孔结构，所述第一硅通孔结构和所述第二硅通孔结构均包括由绝缘层侧向包围的导电区域，所述第一硅通孔结构和所述第二硅通孔结构完全穿过第一半导体层并且部分穿过第二半导体层延伸，所述第一硅通孔结构和所述第二硅通孔结构的后端嵌入所述第二半导体层中，导电区域与所述第二半导体层的第二导电类型掺杂半导体材料物理接触和电接触。
所述用于测试的方法包括：产生测试电流，测试电流被施加以流过第一硅通孔结构；并且感测第二硅通孔结构处的所述测试电流，以便确认所述第一硅通孔结构和所述第二硅通孔结构的正确操作。
所述用于测试的方法包括：产生测试电流，测试电流被施加以流过第一硅通孔结构；并且感测所述第二硅通孔结构处不存在所述测试电流，以便检测所述第一硅通孔结构和所述第二硅通孔结构中的至少一个硅通孔结构中的故障。
在根据本公开的实施例中，能够容易地检测硅通孔中的缺陷。
附图说明
为了更好地理解本实用新型，现在仅通过非限制性实例并参考附图，来描述本实用新型的优选实施例，其中：
图1是在制造过程的中间阶段中的设置有通孔的半导体材料的晶片的示意性截面；
图2是在制造过程的结束阶段的图1的晶片的示意性截面；
图3示出了如美国专利No.9,111,895所教导的TSV测试结构和方法；
图4是用于半导体材料的晶片的电气测试的测试装置的一部分的示意图；
图5是在制造过程的中间阶段的设置有通孔的半导体材料的晶片的示意性截面；
图6示出了使用图5的晶片的改进的TSV测试结构和方法；以及
图7A-7E图示了使用图6的改进的TSV测试结构和方法的测试场景。
具体实施方式
图5示出了电子集成电路晶片1'的示意性和简化的截面图，电子集成电路晶片1'包括：半导体材料的衬底3'、第一电介质层4、第二电介质层5和钝化电介质层6。衬底3'包括掺杂有第一导电类型(例如，N型)掺杂物的半导体材料的第一层3n和掺杂有第二导电类型(例如，P型)掺杂物的半导体材料的第二层3p。如图所示，具有彼此接触的相反导电类型掺杂的层3n和3p的衬底3'的形成，可以使用本领域技术人员已知的多种不同技术来完成，包括利用扩散的掺杂剂注入、或者利用原位掺杂的外延生长、或者随后的注入和扩散。虽然层3n和3p在图5的示例中分别被示出掺杂为n型和p型，但是将理解的是，这些层可以备选地分别被掺杂为p型和n型。此外，层3p可以在一个实施例中被实现为包含在层3n内的掺杂阱结构。
电子部件(例如，晶体管器件3a)集成在衬底层3p上和衬底层3p内。在第一电介质层4内集成有由绝缘材料包围的触点4a(例如，制成的源极/漏极/栅极区域)和其他结构(例如晶体管栅极4b)。在第二电介质层5内集成有由绝缘材料包围的、在多个金属化层(M1-Mn)上的互连线5a和过孔5b，其中互连线和过孔电连接到触点4a和第一电介质层4的其他结构。钝化电介质层6包括触点焊盘7，触点焊盘7电连接到第二电介质层5的互连线和过孔。钝化电介质层6的顶表面是晶片1'的正面。衬底3的底表面是晶片1'的背面。
硅通孔或半导体通孔(统称为“TSV”)技术还用于形成竖直延伸穿过集成电路芯片的导电材料的互连，以便实现集成在集成电路芯片结构的各层处的电路的元件与集成电路的外部面(正面和/或背面)的电连接。TSV以如下方式穿过集成电路芯片(例如，穿过晶片1'的衬底3'和其他包括的层)竖直地展开，使得在制造过程结束时，可以从集成电路芯片的外部面接入TSV。
图5示出了使用TSV 9的多个示例。每个TSV 9形成竖直延伸穿过衬底3'并且可能(完全或部分)穿越层4、5和6中的一个或多个层的导电互连。具体地，作为示例，图1示出：穿过第一电介质层4并部分穿过衬底3'(例如，完全穿过层3p并部分穿过层3n)延伸的TSV 9；至少部分穿过第二电介质层5、穿过第一电介质层4并部分穿过衬底3'(例如，完全穿过层3p并部分穿过层3n)延伸的TSV 9；以及穿过第一电介质层4和第二电介质层5并部分穿过衬底3'(例如，完全穿过层3p并部分穿过层3n)延伸的TSV 9。
在整个制造过程中，通过由缩略词FEOL(前段制程)表示的适当过程来提供具有电子部件的衬底3'和第一电介质层4。然而，第二电介质层5和钝化电介质层6通过由缩略词BEOL(后段制程)表示的适当过程来提供。图5中的图示处于随后的衬底3'的减薄(与图2相比)之前以及将晶片1'切割成单独的集成电路芯片之前的制造的中间阶段。因此，在BEOL之后，制造过程可以进一步包括衬底的减薄和晶片切割操作。
现在参考图6，图6示出了可以在图5所示的制造阶段使用的改进的TSV测试结构和方法。参考图6，每个TSV 9完全穿过衬底3'的层3p，并且其后端9b被嵌入衬底3'的层3n中。每个TSV 9由导电区域16(例如，由诸如铜的金属材料制成)形成，导电区域16由绝缘/电介质层18(例如，由诸如氧化硅的绝缘材料制成)侧向包围。在该配置中，与图3的现有技术实施方式不同的是，TSV 9的导电区域16与衬底层3n的n型掺杂半导体材料直接物理接触和电接触。层3p与衬底3'的层3n形成PN半导体结(即结型二极管22')，该PN半导体结具有由衬底层3p提供的阳极端子和由衬底层3n提供的阴极端子。到阳极端子的电连接通过制造到衬底层3p的电触点24形成，而到阴极端子的电连接通过制造到TSV 9的导电区域16的电触点26形成。电触点24和26可以例如使用存在于层5和6内的导电结构(触点、线、过孔)以及层6中的焊盘7来实现。
在使用中，由层3p/3n的PN结形成的结型二极管22'的存在，使得能够对所包括的TSV 9执行电气测试，结型二极管22'通过电触点24和26以及层6中与电触点相关联的焊盘7而可接入。在使用图3的测试装置的测试过程中，例如，由ATE和探针卡38将电流50施加到在所包括的TSV 9中的选定一个TSV处的节点A，并且首先在与结型二极管22'的阳极相关联的节点B处感测该电流50。如图7A的简化示例所示，如果ATE在节点B处没有检测到电流(或者如果在节点B处仅检测到非常小的反向偏置泄漏电流)，那么可以得出结论，在节点B处的TSV 9以及被电耦合到衬底层3n的其他TSV通过绝缘/电介质层18而与衬底层3p适当地侧向绝缘。相反地，如图7B的简化示例中所示，如果在节点B处检测到电流50，那么这表示被电耦合到衬底层3n的TSV中的一个或多个TSV的(由绝缘层18形成的)侧向隔离的故障(标记60)。然后，在所包括的TSV 9中的另一个TSV处的节点C处也执行由ATE进行的感测。如图7C的简化示例所示，如果施加到节点A的电流50在节点C处被ATE检测到，那么可以得出结论，与节点A和C相关联的TSV正确地传导电流。相反，如果施加到节点A的电流50在节点C处未被ATE检测到，那么这表示由于在至少一个TSV 9的构造中存在缺陷而导致的故障(标记62)(例如，如图7D的简化示例所示，由于TSV 9的导电区域16的中断，或者如图7E的简化示例所示，由于在TSV 9的后端9b处存在绝缘薄膜)。在对衬底3进行减薄和随后的切割操作之后，可以标识并随后丢弃具有故障TSV 9的芯片。
为了提供对被分组在一起用于测试的TSV 9的一些控制，可以在衬底3'中形成沟槽隔离结构40。沟槽隔离结构40延伸穿过衬底层3p并且最终至少部分地延伸到衬底层3n中。沟槽隔离结构40界定衬底层3p的区域，从而限定了经受共同测试的TSV的集合。该TSV的集合可以是集成在芯片12中的TSV的子集，或芯片12的所有TSV，或属于晶片的多个芯片12的TSV。备选地，沟槽隔离结构40可以被省略。在其他实施例中，沟槽隔离结构可以为了与本文公开的TSV测试无关的其他原因而设置。
形成TSV 9的方法可以例如包括掩蔽衬底3'并随后进行各向异性蚀刻，以形成延伸穿过层3p并且部分地延伸到层3n中的开口。然后，该开口的侧壁和底部由绝缘层(例如，使用共形电介质沉积或热氧化)加衬。然后执行各向异性蚀刻以去除开口底部的绝缘层。可以在开口中沉积阻挡层(例如，TiN)，随后例如使用镶嵌和抛光操作或其他已知技术，将开口用导电材料填充。
这种TSV 9的电气测试的方法可以应用于如图5所示的3D芯片12，该3D芯片12包括诸如晶体管器件3a的有源集成电子部件，或者可以将其应用于如图6所示的2.5D芯片12，该2.5D芯片12也称为插入器或硅插入器，其不包括层3p中的有源集成电子部件。考虑3D芯片12，如图5所示，可以使用嵌入在3D芯片12中的BIST(Built-In Self Test，内置自测试)电路来应用这种用于TSV 9的电气测试的方法(例如使用如层3p中根据需要而连接到TSV和层3p的晶体管器件3a的电路装置)，或者，如图6所示，在没有任何BIST电路的情况下，仅使用从外部链接或连接到3D芯片12的ATE。关于考虑2.5D芯片12，因为插入器中通常不存在有源集成电子部件，所以本测试方法由ATE应用。
此外，这种用于TSV 9的电气测试的方法可以应用于任何半导体衬底中的任何其他通孔，因此本方法不限于硅衬底。
已经通过提供对本实用新型的示例性实施例的全面和信息性描述的示例性和非限制性示例的方式提供了前面的描述。然而，当结合附图和所附权利要求阅读时，考虑到前面的描述，各种修改和调整对于相关领域的技术人员来说可以变得显而易见。然而，对于本实用新型的教导的所有这样和类似的修改，将仍然落入如所附权利要求所限定的本实用新型的范围内。