半导体结构及其形成方法与流程

[0001]
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

[0002]
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，mosfet(metal-oxide-semiconductor field-effect transistor，mosfet)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(sce：short-channel effects)更容易发生。
[0003]
因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(gate-all-around，gaa)晶体管。全包围栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。


技术实现要素：

[0004]
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高器件的性能。
[0005]
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有一个或者多个堆叠的沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层，所述基底上形成有栅极结构，所述栅极结构横跨所述沟道叠层且覆盖所述沟道叠层的部分顶部和部分侧壁；在所述栅极结构两侧的沟道叠层内形成露出所述基底的凹槽；沿垂直于所述栅极结构侧壁的方向，横向刻蚀所述凹槽露出的部分牺牲层，形成位于所述栅极结构下方的剩余牺牲层；在所述剩余牺牲层露出的沟道层中形成源漏掺杂区，其中，位于所述栅极结构一侧的源漏掺杂区作为源区，位于所述栅极结构另一侧的源漏掺杂区作为漏区；形成所述源漏掺杂区之后，在所述栅极结构露出的基底上形成层间介质层，所述层间介质层覆盖所述栅极结构的侧壁；刻蚀所述源区一侧的层间介质层，露出所述源区所对应沟道层的各个表面；刻蚀所述漏区一侧的层间介质层，露出所述漏区所对应沟道层的各个表面；在所述层间介质层露出的所述源区所对应沟道层表面形成第一金属硅化物层；在所述层间介质层露出的所述漏区所对应沟道层表面形成第二金属硅化物层；在所述源区一侧的基底上形成第一导电插塞，所述第一导电插塞还包覆所述第一金属硅化物层；在所述漏区一侧的基底上形成第二导电插塞，所述第二导电插塞还包覆所述第二金属硅化物层。
[0006]
相应的，本发明实施例还提供一种半导体结构，包括：基底；沟道结构层，位于所述基底上且与所述基底间隔设置，所述沟道结构层包括一个或多个间隔设置的沟道层；器件栅极结构，横跨所述沟道结构层且包围所述沟道层；源漏掺杂区，位于所述器件栅极结构两
侧的沟道层中，其中，位于所述器件栅极结构一侧的源漏掺杂区作为源区，位于所述器件栅极结构另一侧的源漏掺杂区作为漏区；第一金属硅化物层，覆盖所述源区所对应沟道层的各个表面；第一金属硅化物层，覆盖所述源区所对应沟道层的各个表面；第一导电插塞，位于所述器件栅极结构一侧的基底上，所述第一导电插塞还包覆所述第一金属硅化物层；第二导电插塞，位于所述器件栅极结构另一侧的基底上，所述第二导电插塞还包覆所述第二金属硅化物层；层间介质层，位于所述器件栅极结构、第一导电插塞以及第二导电插塞露出的基底上，所述层间介质层覆盖所述第一导电插塞和第二导电插塞的侧壁。
[0007]
与现有技术相比，本发明实施例的技术方案具有以下优点：
[0008]
本发明实施例在栅极结构两侧的沟道叠层内形成露出基底的凹槽后，横向刻蚀凹槽露出的部分牺牲层，以露出栅极结构两侧沟道层的表面，并形成位于栅极结构下方的剩余牺牲层，随后在剩余牺牲层露出的沟道层中形成源漏掺杂区，从而在刻蚀栅极结构两侧的层间介质层后，露出源区所对应沟道层各个表面、以及漏区所对应沟道层各个表面，使得第一金属硅化物层能够覆盖所述源区所对应沟道层的各个表面、第二金属硅化物层能够覆盖所述漏区所对应沟道层的各个表面，以实现全包围金属硅化物工艺；因此，形成第一导电插塞后，第一导电插塞和第一金属硅化物层的接触面积增大，同理，形成第二导电插塞后，第二导电插塞和第二金属硅化物层的接触面积也增大，从而有利于降低第一导电插塞、第二导电插塞与源漏掺杂区的接触电阻，进而有利于提高器件的性能。
附图说明
[0009]
图1是一种半导体结构的结构示意图；
[0010]
图2至图14是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
[0011]
图15至图21是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
[0012]
图22是本发明半导体结构一实施例的结构示意图；
[0013]
图23是本发明半导体结构另一实施例的结构示意图。
具体实施方式
[0014]
半导体工艺逐渐采用gaa晶体管技术后，器件性能仍有待提高。现结合一种半导体结构分析器件性能仍有待提高的原因。
[0015]
参考图1，示出了一种半导体结构的结构示意图。
[0016]
所述半导体结构包括：基底10；沟道结构层20，位于所述基底10上且与所述基底10间隔设置，所述沟道结构层20包括多个间隔设置的沟道层21；器件栅极结构30，横跨所述沟道结构层20且包围所述沟道层21；源漏掺杂层40，位于所述器件栅极结构30两侧的沟道层21中；导电插塞60，位于所述源漏掺杂层40顶部且与所述源漏掺杂层40电连接；金属硅化物层50，位于所述导电插塞60底部和所述源漏掺杂层40之间。
[0017]
所述金属硅化物层50用于降低导电插塞60与源漏掺杂层40的接触电阻。但是，所述金属硅化物层50仅位于所述导电插塞60底部和源漏掺杂层40之间，所述导电插塞60和金属硅化物层50的接触面积较小，容易导致所述金属硅化物层50用于降低接触电阻的效果不
显著，从而难以提升器件的性能。
[0018]
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有一个或者多个堆叠的沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层，所述基底上形成有栅极结构，所述栅极结构横跨所述沟道叠层且覆盖所述沟道叠层的部分顶部和部分侧壁；在所述栅极结构两侧的沟道叠层内形成露出所述基底的凹槽；沿垂直于所述栅极结构侧壁的方向，横向刻蚀所述凹槽露出的部分牺牲层，形成位于所述栅极结构下方的剩余牺牲层；在所述剩余牺牲层露出的沟道层中形成源漏掺杂区，其中，位于所述栅极结构一侧的源漏掺杂区作为源区，位于所述栅极结构另一侧的源漏掺杂区作为漏区；形成所述源漏掺杂区之后，在所述栅极结构露出的基底上形成层间介质层，所述层间介质层覆盖所述栅极结构的侧壁；刻蚀所述源区一侧的层间介质层，露出所述源区所对应沟道层的各个表面；刻蚀所述漏区一侧的层间介质层，露出所述漏区所对应沟道层的各个表面；在所述层间介质层露出的所述源区所对应沟道层表面形成第一金属硅化物层；在所述层间介质层露出的所述漏区所对应沟道层表面形成第二金属硅化物层；在所述源区一侧的基底上形成第一导电插塞，所述第一导电插塞还包覆所述第一金属硅化物层；在所述漏区一侧的基底上形成第二导电插塞，所述第二导电插塞还包覆所述第二金属硅化物层。
[0019]
本发明实施例横向刻蚀所述凹槽露出的部分牺牲层，以露出栅极结构两侧沟道层的表面，并在剩余牺牲层露出的沟道层中形成源漏掺杂区，从而在刻蚀栅极结构两侧的层间介质层后，露出源区所对应沟道层各个表面、以及漏区所对应沟道层各个表面，使得第一金属硅化物层能够覆盖所述源区所对应沟道层的各个表面、第二金属硅化物层能够覆盖所述漏区所对应沟道层的各个表面，以实现全包围金属硅化物工艺，因此，形成第一导电插塞后，第一导电插塞和第一金属硅化物层的接触面积增大，同理，形成第二导电插塞后，第二导电插塞和第二金属硅化物层的接触面积也增大，从而有利于降低第一导电插塞、第二导电插塞与源漏掺杂区的接触电阻，进而有利于提高器件的性能。
[0020]
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0021]
图2至图14是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
[0022]
结合参考图2和图3，图2是沿垂直于鳍部延伸方向割线的剖面图，图3是沿鳍部延伸方向割线的剖面图，提供基底100，所述基底100上形成有一个或者多个堆叠的沟道叠层130，每一个沟道叠层130包括牺牲层131和位于所述牺牲层131上的沟道层132，所述基底100上形成有栅极结构220(如图3所示)，所述栅极结构220横跨所述沟道叠层130且覆盖所述沟道叠层130的部分顶部和部分侧壁。
[0023]
所述基底100用于为后续形成全包围栅极晶体管提供工艺平台。
[0024]
本实施例中，所述基底100包括衬底110以及凸出于所述衬底110的鳍部120。在其他实施例中，形成的半导体结构还可以为平面结构，相应的，所述基底为平面衬底。
[0025]
本实施例中，所述衬底110为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
[0026]
本实施例中，所述鳍部120与衬底110为一体结构。在其他实施例中，所述鳍部也可以是外延生长于所述衬底上的半导体层，从而达到精确控制所述鳍部高度的目的。
[0027]
为此，本实施例中，所述鳍部120的材料与衬底110的材料相同，所述鳍部120的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，所述鳍部的材料也可以与所述衬底的材料不同。
[0028]
所述牺牲层131用于支撑所述沟道层132，从而为后续实现所述沟道层132的间隔悬空设置提供工艺基础，所述牺牲层131也用于为后续形成器件栅极结构占据空间位置，且所形成全包围栅极晶体管的沟道位于所述沟道层132内。
[0029]
作为一种示例，所述基底100上形成有2个沟道叠层130，即所述基底100上形成有交替设置的2个牺牲层131和2个沟道层132。在其他实施例中，根据工艺需求，所述沟道叠层的数量还可以为1个，或者多于2个。
[0030]
本实施例中，根据器件性能需求，所述沟道层132的材料为si，所述牺牲层131的材料相应为sige。在后续去除所述牺牲层131的过程中，sige和si的刻蚀选择比较高，通过将所述牺牲层131的材料设置为sige的做法，能够有效降低所述牺牲层131的去除工艺对所述沟道层132的影响，从而提高所述沟道层132的质量，进而有利于改善所形成全包围栅极晶体管的性能。
[0031]
在其他实施例中，当所形成的全包围栅极晶体管为pmos晶体管时，为了提升pmos晶体管的性能，可以采用sige沟道技术，相应的，所述基底和沟道层的材料均为sige，所述牺牲层的材料为si。
[0032]
本实施例中，所述鳍部120露出的衬底110上形成有隔离层101，所述隔离层101覆盖所述鳍部120的侧壁。
[0033]
所述隔离层101作为浅沟槽隔离结构(sti)，用于对相邻器件起到隔离作用。本实施例中，所述隔离层101的材料为氧化硅。在其他实施例中，所述隔离层的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。
[0034]
本实施例中，通过依次进行的沉积步骤、平坦化步骤和回刻蚀步骤形成所述隔离层101。具体地，所述沉积步骤采用的工艺为fcvd(flowable chemical vapor deposition，流动式化学气相沉积)工艺。fcvd工艺具有良好的填充能力，有利于降低所述隔离层101内形成空洞等缺陷的概率，相应有利于提高隔离层101的隔离效果。
[0035]
本实施例中，所述隔离层101的顶面与所述鳍部120的顶面相齐平，从而降低所述鳍部120用于形成寄生器件的概率。相应的，所述隔离层101露出所述沟道叠层130的侧壁。
[0036]
所述栅极结构220用于构成伪栅结构(dummy gate)200(如图3所示)，所述栅极结构220用于为后续形成全包围所述沟道层132的器件栅极结构占据空间位置。
[0037]
本实施例中，所述栅极结构220的材料为多晶硅。后续去除所述栅极结构220的工艺对所述隔离层101的损耗较小，有利于降低所述隔离层101露出鳍部120侧壁的概率，进而降低所述鳍部120用于形成寄生器件的概率，相应提高了器件的性能。在其他实施例中，所述栅极结构的材料还可以为非晶碳。
[0038]
本实施例中，形成所述隔离层101后，形成所述栅极结构220之前，还包括：在所述沟道叠层130表面形成伪栅氧化层210。
[0039]
所述伪栅氧化层210也用于作为伪栅结构200的一部分，而且，在后续刻蚀去除所
述栅极结构220的过程中，所述伪栅氧化层210表面用于定义该刻蚀工艺的停止位置，从而降低所述沟道叠层130受损的概率。
[0040]
本实施例中，所述伪栅氧化层210的材料为氧化硅。在其他实施例中，所述伪栅氧化层的材料还可以为氮氧化硅。
[0041]
所述栅极结构220顶部还形成有栅极掩膜层230，所述栅极掩膜层230作为形成栅极结构220的刻蚀掩膜，所述栅极掩膜层230还用于在后续工艺过程中保护栅极结构220，使得栅极结构220不易受损伤。本实施例中，所述栅极掩膜层230的材料为氮化硅。
[0042]
本实施例中，形成所述栅极结构220后，还包括：在所述栅极结构220的侧壁形成侧墙250。
[0043]
所述侧墙250用于保护栅极结构220的侧壁，还用于定义后续源漏掺杂区的形成区域，使得后续形成的源漏掺杂区与器件栅极结构之间具有一定距离。
[0044]
所述侧墙250的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种，所述侧墙250可以为单层结构或叠层结构。本实施例中，所述侧墙250的材料为氮化硅。
[0045]
需要说明的是，如无特别说明，后续附图均为沿鳍部延伸方向割线的剖面图。
[0046]
参考图4，在所述栅极结构220两侧的沟道叠层130内形成露出所述基底100的凹槽310。
[0047]
所述凹槽310露出所述栅极结构220两侧的沟道层132的端部，从而为后续在栅极结构220两侧的沟道层132中形成源漏掺杂区提供工艺基础。
[0048]
本实施例中，所述凹槽310用于为后续形成掺杂外延层提供空间位置。
[0049]
具体地，形成所述凹槽310的步骤包括：以所述侧墙250为掩膜，刻蚀所述栅极结构220两侧的所述沟道叠层130，形成所述凹槽310。相应的，所述侧墙250侧壁和所述凹槽310侧壁相齐平。
[0050]
本实施例中，刻蚀所述沟道叠层130直至露出所述鳍部120，以形成所述凹槽310。在其他实施例中，根据工艺需求，还可以为：刻蚀所述沟道叠层和部分厚度的所述鳍部，形成所述凹槽。
[0051]
本实施例中，采用干法刻蚀工艺刻蚀所述沟道叠层130。干法刻蚀工艺具有各向异性的刻蚀特性，有利于提高所述凹槽310的剖面形貌质量。
[0052]
需要说明的是，所述沟道叠层130表面形成有伪栅氧化层210，因此，在刻蚀所述沟道叠层130之前，还包括：刻蚀所述栅极结构220两侧的伪栅氧化层210，以露出所述沟道叠层130顶部。
[0053]
参考图5，沿垂直于所述栅极结构220侧壁的方向，横向刻蚀所述凹槽310露出的部分牺牲层131(如图4所示)，形成位于所述栅极结构220下方的剩余牺牲层133。
[0054]
所述剩余牺牲层133露出所述栅极结构220两侧的沟道层132，从而为后续在所述栅极结构220两侧的沟道层132中形成源漏掺杂区提供工艺基础。
[0055]
而且，后续制程还包括在源漏掺杂区对应的沟道层132表面形成金属硅化物层，所述剩余牺牲层133露出所述栅极结构220两侧的沟道层132的各个表面，从而使得金属硅化物层能够包覆源漏掺杂区对应的沟道层132的各个表面。
[0056]
此外，通过横向刻蚀所述凹槽310露出的部分牺牲层131，使得所述剩余牺牲层133
的端部缩进，从而使得相邻沟道层132和所述剩余牺牲层133围成沟槽320、使得最靠近所述基底100的沟道层132、所述基底100和所述剩余牺牲层133围成沟槽320，所述沟槽320用于为后续形成阻挡层提供空间位置。
[0057]
本实施例中，采用湿法刻蚀工艺，横向刻蚀所述凹槽310露出的部分牺牲层131。湿法刻蚀工艺具有各向同性刻蚀的特性，从而能沿垂直于所述栅极结构220侧壁的方向对所述牺牲层131进行横向刻蚀。
[0058]
具体的，刻蚀部分牺牲层131的过程中，所述湿法刻蚀工艺对所述牺牲层131的刻蚀速率大于对所述沟道层132和基底100的刻蚀速率，从而降低所述湿法刻蚀工艺对所述沟道层132和基底100的损耗。
[0059]
本实施例中，所述沟道层132和基底100的材料为si，所述牺牲层131的材料为sige，因此，通过hcl蒸汽刻蚀部分牺牲层131。hcl蒸汽对sige材料刻蚀速率与hcl蒸汽对si材料刻蚀速率的差值较大，因此采用hcl蒸汽刻蚀部分牺牲层131，能够有效降低所述沟道层132和基底100受到损耗的几率，使得器件的性能得到保障。
[0060]
需要说明的是，沿垂直于所述栅极结构220侧壁的方向，当所述沟槽320的深度小于所述侧墙250的厚度时，在所述栅极结构220的任一侧，所述剩余牺牲层133侧壁至所述栅极结构220侧壁的距离为正值；当所述沟槽320的深度大于所述侧墙250的厚度时，在所述栅极结构220的任一侧，所述剩余牺牲层133侧壁至所述栅极结构220侧壁的距离为负值。
[0061]
所述剩余牺牲层133侧壁至所述栅极结构220侧壁的距离不宜过小，也不宜过大。所述剩余牺牲层133用于为后续形成的器件栅极结构占据空间位置，如果所述距离过小，也就是说，所述沟槽320的深度大于所述侧墙250的厚度且所述沟槽320的深度过大时，则容易导致器件栅极结构中用于包围沟道层132的部分的宽度过小，从而容易降低器件栅极结构对沟道的控制能力，进而对器件的性能产生不良影响；如果所述距离过大，也就是说，所述沟槽320的深度小于所述侧墙250的厚度且所述沟槽320的深度过小时，所述剩余牺牲层133露出的沟道层132的长度l则过小，而源漏掺杂区形成于所述栅极结构220两侧的沟道层132中，这相应会导致源漏掺杂区的体积过小，从而对器件的性能产生不良影响，而且，后续金属硅化物层包覆源漏掺杂区所对应的沟道层132的各个表面，这相应会减小金属硅化物层的表面积，此外，还会导致所述沟槽320难以为后续阻挡层的形成提供足够的空间。为此，本实施例中，所述剩余牺牲层133侧壁至所述栅极结构220侧壁的距离-3nm至3nm。
[0062]
结合参考图6和图7，横向刻蚀所述凹槽310露出的部分牺牲层131(如图4所示)后，所述形成方法还包括：在所述剩余牺牲层133的侧壁上形成阻挡层330(如图7所示)，所述阻挡层330的厚度小于所述剩余牺牲层133露出的沟道层132长度l(如图5所示)。
[0063]
后续在所述栅极结构220两侧的沟道层132中形成源漏掺杂区，金属硅化物层覆盖源漏掺杂区所对应沟道层132的各个表面，且导电插塞还包覆金属硅化物层，此外，后续所形成的器件栅极结构形成于所述伪栅结构220和剩余牺牲层133所对应位置处，因此，通过所述阻挡层330，有利于减小器件栅极结构和导电插塞之间的寄生电容，从而进一步提升器件的性能。
[0064]
而且，通过在形成源漏掺杂区之前，横向刻蚀所述凹槽310露出的部分牺牲层131，避免所述横向刻蚀工艺对源漏掺杂区造成不良影响。
[0065]
因此，所述阻挡层330的材料为介质材料。例如：所述阻挡层330的材料可以为氮化
硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
[0066]
本实施例中，所述阻挡层330的材料为氮化硅。相应的，所述阻挡层330和所述侧墙250的材料相同。
[0067]
本实施例中，形成所述阻挡层330的步骤包括：
[0068]
如图6所示，在所述剩余牺牲层133的侧壁上形成初始阻挡层335，所述初始阻挡层335的侧壁和所述剩余牺牲层133露出的沟道层132侧壁相齐平。
[0069]
所述初始阻挡层335用于为后续形成阻挡层做准备。
[0070]
本实施例中，所述初始阻挡层335的材料为氮化硅。
[0071]
本实施例中，采用填充性能较好的沉积工艺，以形成所述初始阻挡层335。具体地，所述沉积工艺为原子层沉积工艺。原子层沉积工艺具有良好的台阶覆盖能力和间隙填充能力，有利于提高所述初始阻挡层335在所述沟槽320中的填充质量。
[0072]
具体地，形成所述初始阻挡层335的步骤包括：采用原子层沉积工艺在所述沟槽320中形成阻挡材料层(图未示)，所述阻挡材料层还保形覆盖所述侧墙250侧壁和顶部、栅极掩膜层230顶部、沟道层132侧壁和基底100顶部；沿垂直于所述基底100表面的方向，刻蚀去除所述侧墙250侧壁和顶部、栅极掩膜层230顶部、沟道层132侧壁和基底100顶部的阻挡材料层，保留所述沟槽320中的阻挡材料层作为初始阻挡层335。
[0073]
本实施例中，采用干法刻蚀工艺刻蚀所述阻挡材料层。干法刻蚀工艺具有各向异性的刻蚀特性，从而能够使所述沟槽320中的阻挡材料层在所述侧墙250和沟道层132的覆盖下被保留，并露出所述凹槽310的侧壁和底部，从而为后续制程提供工艺基础。
[0074]
需要说明的是，在其他实施例中，所述沉积工艺还可以为低压化学气相沉积工艺。
[0075]
如图7所示，沿垂直于所述栅极结构220侧壁的方向，横向刻蚀部分厚度的所述初始阻挡层335(如图6所示)，剩余所述初始阻挡层335作为所述阻挡层330。
[0076]
本实施例中，采用各向同性的干法刻蚀工艺，横向刻蚀所述凹槽310露出的部分初始阻挡层335。通过选用各向同性的干法刻蚀工艺，有利于提高横向刻蚀工艺的可控性。
[0077]
具体地，通过减小所述干法刻蚀工艺的偏置功率(bias power)，易于对所述凹槽310露出的初始阻挡层335实现各向同性刻蚀的效果。
[0078]
需要说明的是，本实施例中，所述初始阻挡层335和侧墙250的材料相同，因此，在对所述初始阻挡层335进行横向刻蚀的同时，还横向刻蚀部分厚度的所述侧墙250，形成剩余侧墙255。相应的，所述剩余侧墙255的侧壁和同侧阻挡层330的侧壁相齐平。
[0079]
通过使所述初始阻挡层335的材料和所述侧墙250的材料相同，能够在横向刻蚀所述初始阻挡层335的同时，横向刻蚀所述侧墙250，从而增大所述凹槽310露出的沟道层132的表面积，进而增大后续金属硅化物层和沟道层132的接触面积，而且，不会增加工艺的复杂度。
[0080]
还需要说明的是，所述阻挡层330的厚度t1占所述剩余牺牲层133露出的沟道层132长度l(如图5所示)的比值不宜过小，也不宜过大。如果所述比值过小，所述阻挡层330的厚度t1相应过小，从而容易导致后续器件栅极结构和导电插塞之间的寄生电容过大；如果所述比值过大，所述阻挡层330的厚度t1相应过大，从而容易导致后续金属硅化物层和沟道层132的接触面积过小。为此，本实施例中，所述阻挡层330的厚度t1为所述剩余牺牲层133露出的沟道层132长度l的1/5至1/3。
[0081]
参考图8，在所述剩余牺牲层133露出的沟道层132中形成源漏掺杂区260，其中，位于所述栅极结构220一侧的源漏掺杂区260作为源区261，位于所述栅极结构220另一侧的源漏掺杂区260作为漏区262。
[0082]
所述凹槽310(如图7所示)露出所述栅极结构220两侧的沟道层132的顶面、底面和侧壁，因此，通过在所述剩余牺牲层133露出的沟道层132中形成源漏掺杂区260，增大了后续金属硅化物层和源漏掺杂区260的接触面积。
[0083]
具体地，形成所述源漏掺杂区260的步骤包括：在所述凹槽310中形成掺杂外延层265，所述掺杂外延层265覆盖所述剩余牺牲层133露出的沟道层132表面，且所述掺杂外延层265中的掺杂离子向所述沟道层132中扩散，在所述沟道层132中形成所述源漏掺杂区260。
[0084]
本实施例中，所述掺杂外延层265覆盖栅极结构220两侧的沟道层132表面，从而能够通过离子扩散的方式，向所述栅极结构220两侧的沟道层132中掺杂离子，降低了形成所述源漏掺杂区260的工艺难度，且有利于提高沟道层132中的掺杂浓度均一性。
[0085]
而且，本实施例中，在横向刻蚀所述凹槽310露出的部分牺牲层131(如图4所示)之后形成所述源漏掺杂区260，使所述掺杂外延层265覆盖所述栅极结构220两侧的沟道层132的顶面、底面和侧壁，所述掺杂外延层265中的掺杂离子能够通过所述剩余牺牲层133露出的沟道层132的各个面扩散至所述沟道层132中，有利于提高掺杂离子向所述沟道层132中扩散的效率，且有利于提高沟道层132中掺杂浓度的均一性。
[0086]
本实施例中，在所述凹槽310中形成掺杂外延层265的步骤包括：在所述凹槽310中形成外延层，且在形成所述外延层的过程中进行原位自掺杂。通过采用原位自掺杂的方式，使得掺杂外延层265的掺杂浓度均一性较高，从而使得各沟道层132中的源漏掺杂区260的掺杂浓度相接近。
[0087]
当所形成的半导体结构为pmos(positive channel metal oxide semiconductor)晶体管时，所述掺杂外延层265的材料为掺杂有p型离子的硅或锗化硅，即所述外延层的材料为硅或锗化硅。其中，所述p型离子包括b、ga或in。
[0088]
当所形成的半导体结构为nmos(negative channel metal oxide semiconductor)晶体管时，所述掺杂外延层265的材料为掺杂有n型离子的硅、碳化硅或磷化硅，即所述外延层的材料为硅、碳化硅或磷化硅。其中，所述n型离子包括p、as或sb。
[0089]
需要说明的是，形成所述掺杂外延层265的步骤中，所述掺杂外延层265具有第一预设掺杂浓度；根据器件性能的需求，形成所述源漏掺杂区260的步骤中，所述源漏掺杂区260具有第二预设掺杂浓度，所述第一预设掺杂浓度需调整至合理的范围内，从而使得第二预设掺杂浓度能够满足器件性能的需求。
[0090]
因此，第一预设掺杂浓度不宜过低，也不宜过高。如果第一预设掺杂浓度过低，则所述掺杂外延层265中的掺杂离子难以扩散至所述沟道层132中，从而导致第二预设掺杂浓度难以满足器件性能的需求；如果第一预设掺杂浓度过高，相应会导致第二预设掺杂浓度过高，从而导致器件性能发生偏移。为此，本实施例中，所述第一预设掺杂浓度为所述第二预设掺杂浓度的1.5倍至5倍。
[0091]
参考图9，形成所述源漏掺杂区260之后，在所述栅极结构220露出的基底100(如图3所示)上形成层间介质层102，所述层间介质层102覆盖所述栅极结构220的侧壁。
[0092]
所述层间介质层102用于实现相邻器件之间的电隔离，所述层间介质层102还用于定义后续所形成的器件栅极结构的尺寸和位置。
[0093]
因此，所述层间介质层102的材料为绝缘材料。本实施例中，所述层间介质层102的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。
[0094]
本实施例中，所述层间介质层102形成于所述鳍部120露出的衬底110上，且所述层间介质层102覆盖所述源漏掺杂区260。
[0095]
具体地，通过依次进行的沉积工艺和平坦化工艺形成所述层间介质层102。
[0096]
其中，在所述平坦化工艺的过程中，以所述栅极掩膜层230顶部作为停止位置，因此，所述层间介质层102顶部和所述栅极掩膜层230顶部相齐平。
[0097]
参考图10，所述形成方法还包括：去除所述栅极结构220和剩余牺牲层133，在所述栅极结构220和剩余牺牲层133对应位置处形成器件栅极结构400。
[0098]
所述器件栅极结构400用于控制器件沟道的开启和关断。
[0099]
本实施例中，所述器件栅极结构400包括栅介质层410和位于栅介质层410上的栅电极层420。
[0100]
所述栅介质层410用于实现栅电极层420与沟道之间的电隔离。所述栅介质层410的材料为高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。本实施例中，所述栅介质层410的材料为hfo2。在其他实施例中，所述栅介质层的材料还可以选自zro2、hfsio、hfsion、hftao、hftio、hfzro或al2o3等。
[0101]
所述栅电极层420作为电极，用于实现与外部电路的电连接。本实施例中，所述栅电极层420的材料为w。在其他实施例中，所述栅电极层的材料还可以为al、cu、ag、au、pt、ni或ti等。
[0102]
具体地，去除所述栅极结构220和剩余牺牲层133的步骤包括：去除所述栅极结构220，在所述层间介质层102中形成栅极开口(图未示)；去除所述栅极开口露出的剩余牺牲层133，在所述沟道层132下方形成与所述栅极开口连通的间隙(图未示)。
[0103]
本实施例中，采用干法刻蚀工艺，去除所述栅极结构220。干法刻蚀工艺具有各向异性刻蚀的特性，通过选用干法刻蚀工艺，有利于获得具有较垂直侧壁的栅极开口，且能够提高对栅极结构220的去除效率。
[0104]
所述栅极结构220顶部还形成有栅极掩膜层230，因此，在去除所述栅极结构220之前，还包括：去除所述栅极掩膜层230。
[0105]
所述栅极结构220和沟道层132之间还形成有伪栅氧化层210，因此，在去除所述栅极结构220之后，还包括：去除所述栅极开口露出的伪栅氧化层210。
[0106]
本实施例中，通过hcl蒸汽刻蚀所述剩余牺牲层132，从而有效降低沟道层132受到损耗的几率。
[0107]
去除所述栅极开口露出的剩余牺牲层133后，所述沟道层132两端与所述掺杂外延层265相连，悬空于所述栅极开口内。相应的，所述器件栅极结构400形成于所述栅极开口和间隙中，且所述器件栅极结构400包围所述沟道层132。
[0108]
需要说明的是，在形成所述栅介质层410后，形成所述栅电极层420之前，形成所述器件栅极结构的步骤还包括形成功函数层等功能层的步骤，为了便于图示，本实施例未示
意出其他功能层。
[0109]
参考图11，刻蚀所述器件栅极结构400两侧的层间介质层102，形成露出所述基底100的开口340，所述开口340露出所述源区261所对应沟道层132的各个表面、以及所述漏区262所对应沟道层132的各个表面。
[0110]
所述开口340用于为后续形成第一金属硅化物层和第二金属硅化物层提供空间位置。
[0111]
本实施例中，为了简化工艺步骤，刻蚀所述器件栅极结构400两侧的层间介质层102的步骤包括：在同一步骤中，刻蚀所述源区261一侧的层间介质层102以及所述漏区262一侧的层间介质层102。
[0112]
具体地，依次刻蚀所述器件栅极结构400两侧的层间介质层102和掺杂外延层265(如图10所示)，形成所述开口340，所述开口340露出所述源区261所对应沟道层132的各个表面、所述漏区262所对应沟道层132的各个表面、以及所述基底100。
[0113]
本实施例中，在形成所述开口340后，所述掺杂外延层265被完全去除，从而增大了所述开口340的开口尺寸，进而增大后续形成金属硅化物层的工艺窗口。
[0114]
本实施例中，采用干法刻蚀工艺，刻蚀所述层间介质层102。
[0115]
本实施例中，采用湿法刻蚀工艺，刻蚀所述掺杂外延层265，从而去除位于所述沟槽320(如图5所示)中的掺杂外延层265。
[0116]
参考图12，在所述层间介质层102露出的源区261所对应沟道层132表面形成第一金属硅化物层431，在所述层间介质层102露出的漏区262所对应沟道层132表面形成第二金属硅化物层432。
[0117]
后续制程还包括：形成包覆所述第一金属硅化物层431的第一导电插塞、以及包覆所述第二金属硅化物层432的第二导电插塞；所述第一金属硅化物层431用于降低第一导电插塞与源区261的接触电阻，所述第二金属硅化物层432用于降低第二导电插塞与漏区262的接触电阻，从而提高器件的电学性能。
[0118]
本实施例中，在所述源区261一侧，在所述开口340露出的沟道层132表面形成所述第一金属硅化物层431；在所述漏区262一侧，在所述开口340露出的沟道层132表面形成所述第二金属硅化物层432。
[0119]
本实施例中，为了简化工艺步骤，在同一步骤中形成所述第一金属硅化物层431和第二金属硅化物层432。
[0120]
具体地，形成所述第一金属硅化物层431和第二金属硅化物层432的步骤包括：形成保形覆盖所述开口340底部和侧壁的金属层，所述金属层还保形覆盖所述开口340露出的沟道层132表面；形成所述金属层后，采用自对准硅化物工艺，在所述源区261所对应沟道层132表面形成第一金属硅化物层431、在所述漏区262所对应沟道层132表面形成第二金属硅化物层432。
[0121]
本实施例中，形成所述第一金属硅化物层431和第二金属硅化物层432的工艺包括原子层沉积工艺，也就是说，采用原子层沉积工艺形成所述金属层。原子层沉积工艺具有良好的台阶覆盖能力和间隙填充能力，有利于提高金属层在所述沟道层132表面的保形覆盖效果，从而提高所述第一金属硅化物层431和第二金属硅化物层432在所述沟道层132表面的保形覆盖效果、以及所述第一金属硅化物层431和第二金属硅化物层432的形成质量。
[0122]
需要说明的是，在所述自对准硅化物工艺的过程中，金属层只与硅材料发生反应，因此，形成所述第一金属硅化物层431和第二金属硅化物层432后，还包括：去除未发生反应的金属层。
[0123]
还需要说明的是，所述开口340底部露出所述基底100(如图2所示)，因此，在所述源区261一侧，所述第一金属硅化物层431还会形成在所述开口340底部露出的基底100表面；同理，在所述漏区262一侧，所述第二金属硅化物层432还会形成在所述开口340底部露出的基底100表面。
[0124]
本实施例中，所述金属层的材料包括镍、钛和铂中的一种或两种。相应的，所述第一金属硅化物层431和第二金属硅化物层432中任一个的材料包括镍硅化合物、钛硅化合物和铂硅化合物中的一种或多种。
[0125]
结合参考图13，所述形成方法还包括：填充所述开口340，形成覆盖介质层103。
[0126]
在形成所述开口340后，所述掺杂外延层265被完全去除，所述开口340的开口尺寸较大，通过形成所述覆盖介质层103，易于使得后续形成的第一导电插塞和第二导电插塞的宽度尺寸能够满足工艺需求。
[0127]
此外，所述覆盖介质层103也用于实现相邻器件之间的电隔离。
[0128]
因此，所述覆盖介质层103的材料为绝缘材料。本实施例中，所述覆盖介质层103的材料为氧化硅。在其他实施例中，所述覆盖介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。
[0129]
本实施例中，所述覆盖介质层103还覆盖所述器件栅极结构400顶部，从而为后续形成与所述器件栅极结构400顶部电连接的导电插塞提供工艺基础。
[0130]
参考图14，在所述源区261一侧的基底100上形成第一导电插塞441，所述第一导电插塞441还包覆所述第一金属硅化物层431；在所述漏区262一侧的基底100上形成第二导电插塞442，所述第二导电插塞442还包覆所述第二金属硅化物层432。
[0131]
所述第一导电插塞441用于实现源区261与外部电路的电连接，所述第二导电插塞442用于实现漏区262与外部电路的电连接。
[0132]
所述第一金属硅化物层431覆盖源区261所对应沟道层132的各个表面、第二金属硅化物层432覆盖漏区262所对应沟道层132的各个表面，以实现全包围金属硅化物工艺，因此，形成所述第一导电插塞441后，所述第一导电插塞441和第一金属硅化物层431的接触面积增大，同理，形成所述第二导电插塞442后，所述第二导电插塞442和第二金属硅化物层432的接触面积也增大，从而有利于降低所述第一导电插塞441、第二导电插塞442与源漏掺杂区260的接触电阻，进而有利于提高器件的性能。
[0133]
本实施例中，为了简化工艺步骤，在同一步骤中形成所述第一导电插塞441和第二导电插塞442。
[0134]
具体地，刻蚀所述器件栅极结构400两侧的覆盖介质层103，形成露出所述第一金属硅化物层431和第二金属硅化物层432的接触孔(图未示)，所述接触孔还露出所述基底100表面的第一金属硅化物层431和第二金属硅化物层432；在所述接触孔内填充导电材料，在所述源区261一侧的接触孔内形成第一导电插塞441，在所述漏区262一侧的接触孔内形成第二导电插塞442。
[0135]
本实施例中，所述第一导电插塞441和第二导电插塞442的材料均为w。在其他实施
例中，所述第一导电插塞和第二导电插塞中任一个的材料还可以为al、cu、ag或au等。
[0136]
需要说明的是，在其他实施例中，根据实际情况，也可以不形成所述覆盖介质层，所述第一导电插塞和第二导电插塞直接形成在所述开口中。
[0137]
图15至图21是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
[0138]
本发明实施例与前一实施例的相同之处在此不再赘述，本发明与前一实施例的不同之处在于：在形成第一导电插塞650(如图18所示)后，刻蚀所述漏区612(如图20所示)一侧的层间介质层502。
[0139]
通过分别形成第一金属硅化物层和第二金属硅化物层，有利于提高工艺灵活性，易于分别调节所述第一金属硅化物层和第二金属硅化物层的厚度，从而满足对器件性能的需求，进一步提高器件的性能。
[0140]
结合参考图15和图16，形成器件栅极结构530之后，刻蚀所述源区611一侧的层间介质层502，露出所述源区611所对应沟道层550的各个表面。
[0141]
具体地，依次刻蚀所述源区611一侧的层间介质层502和所述掺杂外延层620，以露出所述源区611所对应沟道层550的各个表面。
[0142]
本实施例中，刻蚀所述源区611一侧的掺杂外延层620的步骤中，去除部分宽度的所述掺杂外延层620，从而在所述层间介质层502和掺杂外延层620内形成第一开口630，所述第一开口630露出所述源区611所对应沟道层550的各个表面。
[0143]
所述第一开口630用于为后续形成第一金属硅化物层提供工艺基础，还用于为后续形成第一导电插塞提供空间位置。
[0144]
其中，通过去除部分宽度的所述掺杂外延层620，避免所述第一开口630的宽度过大的问题，后续在所述第一开口630中形成第一导电插塞后，所述第一导电插塞的宽度能够满足工艺需求。其中，所述第一开口630的宽度指的是：沿垂直于所述器件栅极结构530侧壁的方向上，所述第一开口630的尺寸。
[0145]
本实施例中，刻蚀所述掺杂外延层620的步骤中，去除部分厚度的所述掺杂外延层620，使所述基底100上保留有部分厚度的剩余掺杂外延层620。后续形成第一导电插塞后，所述第一导电插塞还与剩余的掺杂外延层620相接触，有利于进一步减小第一导电插塞的接触电阻；而且，还有利于避免对基底100造成误刻蚀的问题。
[0146]
对形成所述第一开口630的工艺的具体描述，可参考前述实施例中的相应描述，在此不再赘述。
[0147]
需要说明的是，在所述器件栅极结构530对应的位置处，在形成所述器件栅极结构530之前，最靠近所述基底500的沟道层550和所述基底500之间形成有牺牲层，且最靠近所述基底500的牺牲层厚度为预设厚度，去除部分厚度的所述掺杂外延层620后，位于所述基底500上的剩余掺杂外延层620厚度占所述预设厚度的比值不宜过大。如果所述比值过大，所述剩余掺杂外延层620至最靠近所述基底500的沟道层550的距离则过小，从而难以为后续形成第一金属硅化物层和第一导电插塞提供足够的空间。为此，本实施例中，位于所述基底500上的剩余掺杂外延层620厚度小于或等于二分之一的所述预设厚度。
[0148]
参考图17，在所述第一开口630露出的沟道层550表面形成第一金属硅化物层640。
[0149]
本实施例中，所述第一开口630露出所述源区611所对应沟道层550的顶面、底面和
侧壁，因此，所述第一金属硅化物层640包覆所述源区611所对应沟道层550的各个表面。
[0150]
形成所述第一金属硅化物层611的工艺不会受到第二金属硅化物层的影响，因此，可以调节所述第一金属硅化物层611的厚度，使得所述第一金属硅化物层611的厚度能够满足器件性能的需求。
[0151]
本实施例中，所述第一开口630还露出剩余的所述掺杂外延层620，因此，所述第一金属硅化物层640还形成在剩余的所述掺杂外延层620表面。
[0152]
对形成所述第一金属硅化物层640的工艺的具体描述，可参考前述实施例中的相应描述，在此不再赘述。
[0153]
参考图18，在所述第一开口630(如图17所示)中形成第一导电插塞650，所述第一导电插塞650还包覆所述第一金属硅化物层611。
[0154]
本实施例中，所述第一导电插塞650不仅与沟道层550表面的第一金属硅化物层640相接触，还与剩余掺杂外延层620表面的第一金属硅化物层640相接触，从而进一步降低了第一导电插塞650的接触电阻，有利于进一步提高器件的性能。
[0155]
对形成所述第一导电插塞650的工艺的具体描述，可参考前述实施例中的相应描述，在此不再赘述。
[0156]
参考图19，形成所述第一导电插塞650后，刻蚀所述漏区612一侧的层间介质层502，露出所述漏区612所对应沟道层550的各个表面。
[0157]
具体地，依次刻蚀所述漏区612一侧的层间介质层502和所述掺杂外延层620，以露出所述漏区612所对应沟道层550的各个表面。
[0158]
在所述层间介质层502和掺杂外延层620内形成第二开口660，所述第二开口660露出所述漏区612所对应沟道层550的各个表面。
[0159]
本实施例中，刻蚀所述漏区612一侧的掺杂外延层620的步骤中，去除部分宽度的所述掺杂外延层620，从而在所述层间介质层502和掺杂外延层620内形成第二开口660，所述第二开口660露出所述漏区612所对应沟道层550的各个表面。
[0160]
所述第二开口660用于为后续形成第二金属硅化物层提供工艺基础，还用于为后续形成第二导电插塞提供空间位置。
[0161]
其中，通过去除部分宽度的所述掺杂外延层620，避免所述第二开口660的宽度过大的问题，后续在所述第二开口660中形成第二导电插塞后，所述第二导电插塞的宽度能够满足工艺需求。其中，所述第二开口660的宽度指的是：沿垂直于所述器件栅极结构530侧壁的方向上，所述第二开口660的尺寸。
[0162]
本实施例中，刻蚀所述掺杂外延层620的步骤中，去除部分厚度的所述掺杂外延层620，使所述基底100上保留有部分厚度的剩余掺杂外延层620。后续形成第二导电插塞后，所述第二导电插塞还与剩余的掺杂外延层620相接触，有利于进一步减小第二导电插塞的接触电阻；而且，还有利于避免对基底100造成误刻蚀的问题。
[0163]
本实施例中，在所述器件栅极结构530对应的位置处，在形成所述器件栅极结构530之前，最靠近所述基底500的沟道层550和所述基底500之间形成有牺牲层，且最靠近所述基底500的牺牲层厚度为预设厚度，形成所述第二开口660后，位于所述基底500上的剩余掺杂外延层620厚度小于或等于二分之一的所述预设距离。
[0164]
对形成所述第二开口660的工艺步骤的具体描述，可参考前述形成第一开口630
(如图17所示)的工艺步骤的相应描述，在此不再赘述。
[0165]
参考图20，在所述第二开口660(如图20所示)露出的沟道层550表面形成第二金属硅化物层670。
[0166]
本实施例中，所述第二开口660露出所述漏区612所对应沟道层550的顶面、底面和侧壁，因此，所述第二金属硅化物层670包覆所述漏区612所对应沟道层550的各个表面。
[0167]
形成所述第二金属硅化物层670的工艺不会受到第一金属硅化物层611的影响，因此，可以调节所述第二金属硅化物层670的厚度，使得所述第一金属硅化物层611的厚度能够满足器件性能的需求。
[0168]
本实施例中，定义所述第一金属硅化物层611的厚度作为第一厚度，定义所述第二金属硅化物层670的厚度作为第二厚度，所述第一厚度大于所述第二厚度。
[0169]
增大金属硅化物层的厚度有利于降低接触电阻，但相应会增大源漏掺杂区610和基底之间的结漏电流(junction leakage)，而在器件工作时，源区612加载的电压小于漏区611加载的电压，因此，通过使第一金属硅化物层611具有较大的厚度，使第二金属硅化物层670具有较小的厚度，能够在降低接触电阻的同时，降低源漏掺杂区610和基底之间的结漏电流。
[0170]
本实施例中，所述第二开口660还露出剩余的所述掺杂外延层620，因此，所述第二金属硅化物层670还形成在剩余的所述掺杂外延层620表面。
[0171]
对形成所述第二金属硅化物层670的工艺的具体描述，可参考前述实施例中的相应描述，在此不再赘述。
[0172]
参考图21，在所述第二开口660中形成第二导电插塞680(如图21所示)，所述第二导电插塞680还包覆所述第二金属硅化物层670。
[0173]
本实施例中，所述第二导电插塞680不仅与沟道层550表面的第二金属硅化物层670相接触，还与剩余掺杂外延层620表面的第二金属硅化物层670相接触，从而进一步降低了第二导电插塞680的接触电阻，有利于进一步提高器件的性能。
[0174]
对形成所述第二导电插塞680的工艺步骤的具体描述，可参考前述实施例中的相应描述，在此不再赘述。
[0175]
需要说明的是，在其他实施例中，也可以在形成所述第二导电插塞后，刻蚀所述源区一侧的层间介质。
[0176]
相应的，本发明还提供一种半导体结构。参考图22，示出了本发明半导体结构一实施例的结构示意图。
[0177]
所述半导体结构包括：基底700；沟道结构层(未标示)，位于所述基底700上且与所述基底700间隔设置，所述沟道结构层包括一个或多个间隔设置的沟道层730；器件栅极结构800，横跨所述沟道结构层且包围所述沟道层730；源漏掺杂区830，位于所述器件栅极结构800两侧的沟道层730中，其中，位于所述栅极结构800一侧的源漏掺杂区830作为源区831，位于所述栅极结构800另一侧的源漏掺杂区830作为漏区832；第一金属硅化物层850，覆盖所述源区831所对应沟道层730的各个表面；第二金属硅化物层860，覆盖所述漏区832所对应沟道层730的各个表面；第一导电插塞870，位于所述器件栅极结构800一侧的基底700上，所述第一导电插塞870还包覆所述第一金属硅化物层850；第二导电插塞880，位于所述器件栅极结构800另一侧的基底700上，所述第二导电插塞880还包覆所述第二金属硅化
物860；层间介质层702，位于所述器件栅极结构800、第一导电插塞870和第二导电插塞880露出的基底700上，所述层间介质层702覆盖所述第一导电插塞870和第二导电插塞880的侧壁。
[0178]
所述源漏掺杂区830位于所述器件栅极结构800两侧的沟道层730中，所述第一金属硅化物层850覆盖所述源区831所对应沟道层730的各个表面，所述第二金属硅化物层860覆盖所述漏区832所对应沟道层730的各个表面，以实现全包围金属硅化物工艺，因此，第一导电插塞870和第一金属硅化物层850的接触面积增大，同理，第二导电插塞880和第二金属硅化物层860的接触面积也增大，从而有利于降低第一导电插塞870、第二导电插塞880与源漏掺杂区830的接触电阻，进而有利于提高器件的性能。
[0179]
本实施例中，所述基底700包括衬底710以及凸出于所述衬底710的鳍部720。在其他实施例中，所述基底为平面衬底。
[0180]
本实施例中，所述衬底710为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
[0181]
本实施例中，所述鳍部720与所述衬底710为一体结构。在其他实施例中，所述鳍部也可以是外延生长于所述衬底上的半导体层。
[0182]
为此，本实施例中，所述鳍部720的材料与所述衬底710的材料相同，所述鳍部720的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，所述鳍部的材料也可以与所述衬底的材料不同。
[0183]
所述沟道结构层包括一个或多个间隔设置的沟道层730，所述沟道层730间隔悬空设置于所述基底700上，所述沟道层730用于提供器件的沟道。
[0184]
作为一种示例，所述沟道结构层包括2个沟道层730。在其他实施例中，根据工艺需求，在每一个沟道结构层中，所述沟道层的数量还可以为1个，或者多于2个。
[0185]
本实施例中，根据器件性能需求，所述沟道层730的材料为si。在其他实施例中，所述沟道层的材料也可以为sige。
[0186]
本实施例中，所述鳍部720露出的衬底710上形成有隔离层701，所述隔离层701覆盖所述鳍部720的侧壁。
[0187]
所述隔离层701用于对相邻器件起到隔离作用。本实施例中，所述隔离层701的材料为氧化硅。在其他实施例中，所述隔离层的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。
[0188]
本实施例中，所述隔离层701的顶面与所述鳍部720的顶面相齐平，从而降低所述鳍部720用于形成寄生器件的概率。
[0189]
所述器件栅极结构800用于控制器件沟道的开启和关断。
[0190]
本实施例中，所述器件栅极结构800包括栅介质层810和位于栅介质层810上的栅电极层820。
[0191]
所述栅介质层810的材料为高k介质材料。本实施例中，所述栅介质层810的材料为hfo2。在其他实施例中，所述栅介质层的材料还可以选自zro2、hfsio、hfsion、hftao、hftio、hfzro或al2o3等。
[0192]
本实施例中，所述栅电极层820的材料为w。在其他实施例中，所述栅电极层的材料
还可以为al、cu、ag、au、pt、ni或ti等。
[0193]
本实施例中，横跨所述沟道结构层的器件栅极结构800为器件栅极结构第一部分800a，包围所述沟道层730的器件栅极结构800为器件栅极结构第二部分800b。
[0194]
需要说明的是，沿垂直于所述器件栅极结构800侧壁的方向，当所述器件栅极结构第二部分800b的端部缩进于所述器件栅极结构第一部分800a时，在所述器件栅极结构800的任一侧，所述器件栅极结构第二部分800b侧壁至所述器件栅极结构第一部分800a侧壁的距离为负值；当所述器件栅极结构第二部分800b的端部凸出于所述器件栅极结构第一部分800a时，所述器件栅极结构第二部分800b侧壁至所述器件栅极结构第一部分800a侧壁的距离为正值。
[0195]
在所述器件栅极结构800的任一侧，所述器件栅极结构第二部分800b的侧壁至所述器件栅极结构第一部分800a的侧壁的距离不宜过小，也不宜过大。如果所述距离过小，也就是说，沿垂直于所述器件栅极结构800侧壁的方向，所述器件栅极结构第二部分800b的宽度过小时，则容易导致器件栅极结构800中用于包围沟道层730的部分的宽度过小，从而容易降低器件栅极结构800对沟道的控制能力，进而对器件的性能产生不良影响；如果所述距离过大，也就是说，沿垂直于所述器件栅极结构800侧壁的方向，所述器件栅极结构第二部分800b的宽度过大时，这相应会导致源漏掺杂区830的体积过小，从而对器件的性能产生不良影响，而且，第一金属硅化物层850包覆源区831所对应沟道层730的各个表面、第二金属硅化物层860包覆漏区832所对应沟道层730的各个表面，这相应会减小第一金属硅化物层850和第二金属硅化物层860的表面积，不利于降低第一导电插塞870、第二导电插塞880与源漏掺杂区830的接触电阻。为此，本实施例中，所述器件栅极结构第二部分800b的侧壁至所述器件栅极结构第一部分800a的侧壁的距离为-3nm至3nm。
[0196]
本实施例中，位于所述器件栅极结构800一侧的源漏掺杂区830作为源区831，位于所述器件栅极结构800另一侧的源漏掺杂区830作为漏区832。
[0197]
当所述半导体结构为pmos晶体管时，所述源漏掺杂区830中的掺杂离子为p型离子，所述p型离子包括b、ga或in；当所述半导体结构为nmos晶体管时，所述源漏掺杂区830中的掺杂离子为n型离子，所述n型离子包括p、as或sb。
[0198]
所述第一金属硅化物层850用于降低第一导电插塞870与源区831的接触电阻，所述第二金属硅化物层860用于降低第二导电插塞880与漏区832的接触电阻，从而提高器件的电学性能。
[0199]
本实施例中，所述第一金属硅化物层850的厚度大于所述第二金属硅化物层860的厚度。
[0200]
增大金属硅化物层的厚度有利于降低接触电阻，但相应会增大源漏掺杂区830和基底700之间的结漏电流，而在器件工作时，源区831加载的电压小于漏区832加载的电压，因此，通过使第一金属硅化物层850具有较大的厚度，使第二金属硅化物层860具有较小的厚度，能够在降低接触电阻的同时，降低源漏掺杂区830和基底之间的结漏电流。
[0201]
本实施例中，所述第一金属硅化物层850和第二金属硅化物层860中任一个的材料包括镍硅化合物、钛硅化合物和铂硅化合物中的一种或多种。
[0202]
所述层间介质层702用于实现相邻器件之间的电隔离。
[0203]
因此，所述层间介质层702的材料为绝缘材料。本实施例中，所述层间介质层702的
材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。
[0204]
本实施例中，所述层间介质层702位于所述鳍部720露出的衬底710上。
[0205]
所述第一导电插塞870用于实现源区831与外部电路的电连接，所述第二导电插塞880用于实现漏区832与外部电路的电连接。
[0206]
本实施例中，所述第一导电插塞870和第二导电插塞880的材料均为w。在其他实施例中，所述第一导电插塞和第二导电插塞中任一个的材料还可以为al、cu、ag或au等。
[0207]
本实施例中，所述源漏掺杂区830通过离子扩散的方式形成，因此，所述半导体结构还包括：掺杂外延层840，位于所述第一导电插塞870靠近所述基底700一侧的部分侧壁和层间介质层702之间、以及位于所述第二导电插塞880靠近所述基底700一侧的部分侧壁和层间介质层702之间。
[0208]
在所述半导体结构的形成过程中，在形成所述第一导电插塞870和第二导电插塞880之前，所述掺杂外延层840包覆所述源区831和漏区832所对应的沟道层730的顶面、底面和侧壁，所述掺杂外延层840中的掺杂离子向所述沟道层730中扩散，从而形成所述源区831和漏区832，这有利于提高沟道层132中的掺杂浓度均一性。
[0209]
本实施例中，通过使所述掺杂外延层840覆盖所述第一导电插塞870的部分侧壁以及所述第二导电插塞880的部分侧壁，在形成所述第一导电插塞870和第二导电插塞880的过程中，易于使第一导电插塞870和第二导电插塞880的宽度能够满足工艺需求。
[0210]
相应的，所述第一金属硅化物层850还位于所述第一导电插塞870和掺杂外延层840之间，所述第二金属硅化物层860还位于所述第二导电插塞880和掺杂外延层840之间。
[0211]
所述第一导电插塞870不仅与沟道层730表面的第一金属硅化物层850相接触，还与掺杂外延层840表面的第一金属硅化物层850相接触，从而进一步降低了第一导电插塞870的接触电阻，有利于进一步提高器件的性能。
[0212]
同理，所述第二导电插塞880不仅与沟道层730表面的第二金属硅化物层860相接触，还与掺杂外延层840表面的第二金属硅化物层860相接触，从而进一步降低了第二导电插塞880的接触电阻，有利于进一步提高器件的性能。
[0213]
本实施例中，所述掺杂外延层840还位于所述第一导电插塞870和基底700之间、以及所述第二导电插塞880和基底700之间，从而进一步减小第一导电插塞870的接触电阻和第二导电插塞880的接触电阻。
[0214]
需要说明的是，最靠近所述基底700的器件栅极结构第二部分800b的厚度为预设厚度，位于所述基底700上的掺杂外延层840厚度占所述预设厚度的比值不宜过大。如果所述比值过大，所述掺杂外延层840至最靠近所述基底700的沟道层730的距离则过小，从而难以为形成第一金属硅化物层850、第二金属硅化物层860、第一导电插塞870和第二导电插塞880提供足够的空间。为此，本实施例中，位于所述基底700上的掺杂外延层840厚度小于或等于二分之一的所述预设厚度。
[0215]
当所述半导体结构为pmos晶体管时，所述掺杂外延层870的材料为掺杂有p型离子的硅或锗化硅，其中，所述p型离子包括b、ga或in；当所述半导体结构为nmos晶体管时，所述掺杂外延层870的材料为掺杂有n型离子的硅、碳化硅或磷化硅，其中，所述n型离子包括p、as或sb。
[0216]
在其他实施例中，根据实际情况，例如：根据所述掺杂外延层的初始宽度、以及所述第一导电插塞和第二导电插塞的目标宽度，所述掺杂外延层也可以在形成所述第一导电插塞和第二导电插塞的过程中被去除，所述半导体结构相应也可以不含有所述掺杂外延层。
[0217]
本实施例中，所述半导体结构还包括：阻挡层740，位于所述器件栅极结构第二部分800b和所述第一导电插塞870之间、以及所述器件栅极结构第二部分800b和所述第二导电插塞880之间，所述阻挡层740的厚度小于所述器件栅极结构第二部分800b露出的沟道层730长度。
[0218]
通过所述阻挡层740，有利于减小器件栅极结构800与第一导电插塞870的寄生电容、器件栅极结构800与第二导电插塞880的寄生电容，有利于进一步提升器件的性能。
[0219]
因此，所述阻挡层740的材料为介质材料。例如：氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅。
[0220]
本实施例中，所述阻挡层740的材料为氮化硅。
[0221]
需要说明的是，所述阻挡层740的厚度占所述器件栅极结构第二部分800b露出的沟道层730长度的比值不宜过小，也不宜过大。如果所述比值过小，所述阻挡层740的厚度相应过小，从而容易导致器件栅极结构800与第一导电插塞870的寄生电容、器件栅极结构800与第二导电插塞880的寄生电容过大；如果所述比值过大，所述阻挡层740的厚度相应过大，从而容易导致第一金属硅化物层850和源区831所对应沟道层730的接触面积过小、导致第二金属硅化物层860和漏区832所对应沟道层730的接触面积过小。为此，本实施例中，所述阻挡层740的厚度占所述器件栅极结构第二部分800b露出的沟道层730长度的1/5至1/3。
[0222]
本实施例中，所述半导体结构还包括：剩余侧墙760，位于所述器件栅极结构800的侧壁上，所述剩余侧墙760的侧壁和同侧阻挡层740的侧壁相齐平。
[0223]
所述剩余侧墙760用于保护所述器件栅极结构800的侧壁。
[0224]
所述剩余侧墙760的侧壁和同侧阻挡层740的侧壁相齐平，这增大了所述器件栅极结构800露出的沟道层730的表面积，相应有利于增大第一金属硅化物层850和源区831所对应沟道层730的接触面积、增大第二金属硅化物层860和漏区832所对应沟道层730的接触面积。
[0225]
所述剩余侧墙760的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种，所述剩余侧墙760可以为单层结构或叠层结构。本实施例中，所述剩余侧墙760的材料为氮化硅。
[0226]
所述剩余侧墙760和阻挡层740的材料相同。在形成所述半导体结构的过程中，所述剩余侧墙760通过对侧墙进行横向刻蚀所形成，且所述阻挡层740通过对初始阻挡层进行横向刻蚀所形成，通过使所述剩余侧墙760和阻挡层740的材料相同，在对初始阻挡层进行横向刻蚀的同时，还横向刻蚀部分厚度的所述侧墙，从而形成所述剩余侧墙760，有利于简化工艺步骤。
[0227]
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
[0228]
相应的，本发明还提供另一种半导体结构。参考图23，示出了本发明半导体结构一
实施例的结构示意图。
[0229]
本发明实施例与前一实施例的相同之处在此不再赘述，本发明与前一实施例的不同之处在于：第一金属硅化物层920的厚度和所述第二金属硅化物层930的厚度相等。
[0230]
通过使第一金属硅化物层920的厚度和所述第二金属硅化物层930的厚度相等，有利于简化工艺步骤。
[0231]
本实施例中，掺杂外延层在形成第一导电插塞940和第二导电插塞950的过程中被去除，因此，所述半导体结构还包括：覆盖介质层903，位于所述第一导电插塞940和层间介质层902之间、以及所述第二导电插塞950和层间介质层902之间。
[0232]
通过所述覆盖介质层903，易于使得第一导电插塞940和第二导电插塞950的宽度尺寸能够满足工艺需求。此外，所述覆盖介质层903也用于实现相邻器件之间的电隔离。
[0233]
因此，所述覆盖介质层903的材料为绝缘材料。本实施例中，所述覆盖介质层903的材料为氧化硅。在其他实施例中，所述覆盖介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。
[0234]
本实施例中，所述覆盖介质层903还覆盖所述器件栅极结构400顶部，从而为后续形成与所述器件栅极结构400顶部电连接的导电插塞提供工艺基础。
[0235]
相应的，所述覆盖介质层903还覆盖所述层间介质层902顶部。
[0236]
在所述半导体结构的形成过程中，在形成第一导电插塞940、第二导电插塞950和覆盖介质层903之前，形成所述第一金属硅化物层920和第二金属硅化物层930，因此，所述第一金属硅化物层920还位于所述第一导电插塞940和覆盖介质层903的底部和所述基底900之间，所述第二金属硅化物层930还位于所述第二导电插塞950和覆盖介质层903的底部和所述基底900之间。
[0237]
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
[0238]
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。