半导体结构及其形成方法与流程

[0001]
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

[0002]
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，为了适应工艺节点的减小，不得不断缩短晶体管的沟道长度。
[0003]
晶体管沟道长度的缩短具有增加芯片的管芯密度，增加开关速度等好处。然而随着沟道长度的缩短，晶体管源极与漏极间的距离也随之缩短，栅极对沟道的控制能力变差，使亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(short-channel effects，sce)更容易发生，晶体管的沟道漏电流增大。
[0004]
因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(gate-all-around，gaa)晶体管。全包围栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。全包围栅极晶体管包括横向全包围栅极(lateral gate-all-around，lgaa)晶体管和垂直全包围栅极(vertical gate-all-around，vgaa)晶体管，其中，vgaa的沟道在垂直于衬底表面的方向上延伸，有利于提高半导体结构的面积利用效率，因此有利于实现更进一步的特征尺寸缩小。


技术实现要素：

[0005]
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提升半导体结构的性能。
[0006]
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底、凸出于所述衬底的半导体柱、包围所述半导体柱部分侧壁的第一半导体掺杂层、位于所述第一半导体掺杂层上且包围所述半导体柱部分侧壁的第一栅极结构、以及位于所述半导体柱顶部的第二半导体掺杂层，所述第一半导体掺杂层上还形成有层间介质层，且所述层间介质层露出所述第一栅极结构和第二半导体掺杂层的顶部；在所述层间介质层中形成位于所述第一栅极结构和第二半导体掺杂层顶部的保护层，在与衬底平行的投影面上所述保护层凸出于所述第一栅极结构的侧壁；形成所述保护层后，在所述层间介质层中形成与所述第一半导体掺杂层相接触的第一插塞。
[0007]
相应的，本发明实施例还提供一种半导体结构，包括：衬底；半导体柱，凸出于所述衬底；第一半导体掺杂层，位于所述半导体柱露出的衬底上且包围所述半导体柱的部分侧壁；第一栅极结构，位于所述第一半导体掺杂层上且包围半导体柱的部分侧壁；第二半导体掺杂层，位于所述半导体柱的顶部；层间介质层，位于所述第一半导体掺杂层上，且所述层
间介质层露出所述第一栅极结构和第二半导体掺杂层的顶部；保护层，位于所述层间介质层中且覆盖于所述第一栅极结构和第二半导体掺杂层的顶部，在与衬底平行的投影面上所述保护层凸出于所述第一栅极结构的侧壁；第一插塞，位于所述层间介质层中且与所述第一半导体掺杂层相接触。
[0008]
与现有技术相比，本发明实施例的技术方案具有以下优点：
[0009]
本发明实施例形成所述保护层后，在所述层间介质层中形成与所述第一半导体掺杂层相接触的第一插塞，形成所述第一插塞通常包括刻蚀层间介质层以形成第一接触孔的步骤，所述保护层能够在该步骤中对所述第一栅极结构和第二半导体掺杂层的顶部起到保护作用，从而防止形成所述第一接触孔的刻蚀工艺对所述第一栅极结构和第二半导体掺杂层产生损伤，这有利于防止所述第一接触孔露出第一栅极结构，而且通过所述保护层，还易于使所述第一插塞与所述第一栅极结构之间具有一定的距离，从而防止所述第一插塞与第一栅极结构之间容易发生短接的问题，进而提升了半导体结构的性能。
[0010]
此外，本发明实施例通过所述保护层，有利于防止形成第一接触孔的刻蚀工艺对第一栅极结构和第二半导体掺杂层造成误刻蚀，从而有利于降低对该刻蚀工艺对准偏差(overlay shift)的要求，进而有利于降低形成第一插塞的工艺难度、增大工艺窗口。
附图说明
[0011]
图1至图2是一种半导体结构的形成方法中各步骤对应的结构示意图；
[0012]
图3至图16是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
[0013]
图17至图21是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
具体实施方式
[0014]
目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
[0015]
图1至图2示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
[0016]
参考图1，提供基底(未标示)，基底包括衬底1、位于衬底1上的源掺杂层2、凸出于源掺杂层2的半导体柱3、位于源掺杂层2上且包围半导体柱3部分侧壁的栅极结构4、以及位于半导体柱3顶部的漏掺杂层5，源掺杂层2上还形成有覆盖栅极结构4侧壁的层间介质层6，且层间介质层6露出栅极结构4和漏掺杂层5的顶部。
[0017]
参考图2，在层间介质层6中形成与源掺杂层2相接触的源极插塞7。
[0018]
在形成源极插塞7的步骤中，通常包括刻蚀层间介质层6以形成露出源掺杂层2顶部的接触孔的步骤。
[0019]
在刻蚀步骤中，由于存在对准偏差(overlay shift)，容易对栅极结构4顶部和漏掺杂层5顶部造成误刻蚀，一方面，栅极结构4顶部和漏掺杂层5顶部受损容易导致半导体器件的性能较差，另一方面，刻蚀步骤对栅极结构4顶部和漏掺杂层5顶部造成误刻蚀，容易导致接触孔露出栅极结构4的概率较大，这容易增大源极插塞7与栅极结构4发生短接问题的风险。
[0020]
或者，需要采用对对准偏差要求比较高的刻蚀工艺形成接触孔，但是，这容易增加形成源极插塞7的工艺难度、减小工艺窗口。
[0021]
为了解决所述技术问题，本发明实施例形成所述保护层后，在所述层间介质层中形成与所述第一半导体掺杂层相接触的第一插塞，形成所述第一插塞通常包括刻蚀层间介质层以形成第一接触孔的步骤，所述保护层能够在该步骤中对所述第一栅极结构和第二半导体掺杂层的顶部起到保护作用，从而防止形成所述第一接触孔的刻蚀工艺对所述第一栅极结构和第二半导体掺杂层产生损伤，这有利于防止所述第一接触孔露出第一栅极结构，而且通过所述保护层，还易于使所述第一插塞与所述第一栅极结构之间具有一定的距离，从而有利于防止所述第一插塞与第一栅极结构之间容易发生短接的问题，进而提升了半导体结构的性能。
[0022]
此外，本发明实施例通过保护层，有利于防止形成第一接触孔的刻蚀工艺对第一栅极结构和第二半导体掺杂层造成误刻蚀，从而有利于降低对该刻蚀工艺对准偏差的要求，进而有利于降低形成第一插塞的工艺难度、增大工艺窗口。
[0023]
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0024]
图3至图16是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
[0025]
参考图3至图10，提供基底(未标示)，基底包括衬底100(如图3所示)、凸出于衬底100(如图3所示)的半导体柱110(如图3所示)、包围半导体柱110部分侧壁的第一半导体掺杂层115(如图3所示)、位于第一半导体掺杂层115上且包围半导体柱110部分侧壁的第一栅极结构130(如图10所示)、以及位于半导体柱110顶部的第二半导体掺杂层125(如图4所示)，第一半导体掺杂层115上还形成有层间介质层120(如图9所示)，且层间介质层120露出第一栅极结构130和第二半导体掺杂层125的顶部。
[0026]
基底为形成垂直全包围栅极(vgaa)晶体管提供工艺平台。
[0027]
本实施例中，衬底100为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
[0028]
半导体柱110为后续形成栅极结构提供工艺平台，半导体柱110还用于提供器件工作时的导电沟道。
[0029]
本实施例中，半导体柱110与衬底100的材料相同，半导体柱110的材料为硅。在其他实施例中，根据实际工艺需求，所述半导体柱和衬底材料还可以不同，半导体柱的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等材料。
[0030]
第一半导体掺杂层115用于作为垂直全包围栅极晶体管的源区或漏区。本实施例中，第一半导体掺杂层115作为垂直全包围栅极晶体管的源区。
[0031]
本实施例中，第一半导体掺杂层115包围半导体柱110部分侧壁，是由于在形成第一半导体掺杂层125之前，形成半导体柱110，与形成第一半导体掺杂层后形成凸出于第一半导体掺杂层的半导体柱的方案相比，有利于防止形成半导体柱110的工艺受第一半导体掺杂层的影响，从而有利于提高半导体柱110的形成质量，进而提升器件的性能。
[0032]
而且，半导体柱110未形成于第一半导体掺杂层115上，半导体柱110底部未直接与第一半导体掺杂层115相接触，相应增加了第一半导体掺杂层115与沟道的距离，有利于降
低第一半导体掺杂层115中的掺杂离子向沟道中扩散的概率，提升了半导体结构的性能。
[0033]
当形成pmos晶体管时，第一半导体掺杂层115的材料可以为掺杂有p型离子的锗化硅，p型离子可以为b离子、ga离子或in离子；当形成nmos晶体管时，第一半导体掺杂层115的材料可以为掺杂有n型离子的碳化硅或磷化硅，其中，n型离子可以为p离子、as离子或sb离子。
[0034]
第二半导体掺杂层125用于作为垂直全包围栅极晶体管的源区或漏区。本实施例中，第二半导体掺杂层125用于作为垂直全包围栅极晶体管的漏区。
[0035]
第二半导体掺杂层125与第一半导体掺杂层115的掺杂离子类型、以及材料均相同。
[0036]
本实施例中，在形成第一栅极结构130之前，形成第二半导体掺杂层125。
[0037]
如图4所示，本实施例中，形成第二半导体掺杂层125的步骤包括：在形成第一半导体掺杂层115后，在第一半导体掺杂层115上形成隔离材料层114，隔离材料层114覆盖第一半导体掺杂层115露出的半导体柱110侧壁，且露出半导体柱110的顶部；对隔离材料层114露出的半导体柱110顶部进行离子掺杂处理，掺杂有离子的部分半导体柱110作为第二半导体掺杂层125。
[0038]
隔离材料层114用于作为进行离子掺杂处理的掩膜。
[0039]
本实施例中，通过对隔离材料层114露出的顶部半导体柱102进行离子掺杂处理，形成第二半导体掺杂层125，不需额外进行形成掩膜层的步骤，有利于简化工艺步骤，提高工艺整合度。
[0040]
而且，本实施例在形成第一栅极结构130之前，形成第二半导体掺杂层125，从而在后续形成第一栅极结构的步骤中，不需进行去除包围半导体柱110顶部和部分侧壁的栅介质层的步骤，有利于简化工艺复杂度。
[0041]
在其他实施例中，还可以采用外延工艺在半导体柱的顶部形成外延层，且在形成外延层的过程中原位自掺杂离子形成第二半导体掺杂层。
[0042]
本实施例以在形成第一栅极结构130之前形成第二半导体掺杂层125为例。在其他实施例中，还可以在形成第一栅极结构之后，在半导体柱的顶部形成第二半导体掺杂层。
[0043]
本实施例中，形成第二半导体掺杂层125后，形成方法还包括：如图5所示，在半导体柱110露出的第一半导体掺杂层115上形成隔离层105，隔离层105包围半导体柱110的部分侧壁。
[0044]
隔离层105用于后续电隔离第一栅极结构与第一半导体掺杂层115。
[0045]
本实施例中，隔离层105的材料为氧化硅。在其他实施例中，隔离层的材料还可以为氮化硅、氮氧化硅等其他绝缘材料。
[0046]
本实施例中，形成隔离层105的步骤包括：在形成第二半导体掺杂层125后，回刻蚀部分厚度的隔离材料层114(如图4所示)，剩余隔离材料层114作为隔离层105。通过回刻蚀部分厚度的隔离材料层114以形成隔离层105的方式，有利于提高工艺整合度和工艺兼容性。
[0047]
第一栅极结构130用于控制器件工作时导电沟道的开启或关断。
[0048]
具体地，第一栅极结构130包围隔离层105露出的半导体柱110部分侧壁。
[0049]
本实施例中，第一栅极结构130为金属栅结构。如图10所示，第一栅极结构130包括
包围半导体柱110部分侧壁的第一功函数层111以及包围第一功函数层111的第一栅电极层112。
[0050]
当形成nmos晶体管时，第一功函数层111的材料包括铝化钛、碳化钽、铝或者碳化钛中的一种或多种；当形成pmos晶体管时，第一功函数层111的材料包括氮化钛、氮化钽、碳化钛、氮化硅钽、氮化硅钛和碳化钽中的一种或多种。
[0051]
本实施例中，第一栅电极层112的材料为镁钨合金。其他实施例中，第一栅电极层的材料还可以为w、al、cu、ag、au、pt、ni或ti等。
[0052]
本实施例中，第一栅极结构130顶部低于第二半导体掺杂层125的底部，使第一栅极结构130与第二半导体掺杂层125相隔离，从而降低第一栅极结构130和第二半导体掺杂层125之间发生桥接的概率。
[0053]
本实施例中，形成第一栅极结构130的步骤中，还形成与第一栅极结构130的底部相连、位第一半导体掺杂层115上且沿平行于衬底100方向延伸的第二栅极结构135(如图6所示)。
[0054]
第二栅极结构135和第一栅极结构130用于构成栅极结构。
[0055]
第二栅极结构135用于为后续形成与栅极结构相接触的栅极插塞提供工艺平台，从而将栅极结构的电性引出。
[0056]
第二栅极结构135包括位于第一半导体掺杂层115上的第二功函数层131以及位于第二功函数层131上的第二栅电极层132。
[0057]
本实施例中，形成所述第一栅极结构130和层间介质层120的步骤包括：
[0058]
如图6所示，形成初始栅极结构116，位于第一半导体掺杂层115上且包围半导体柱110的顶部和部分侧壁。
[0059]
本实施例中，初始栅极结构116包括包围半导体柱110顶部和部分侧壁的初始功函数层107、以及位于初始功函数层107上的初始栅电极层108。初始功函数层107用于形成功函数层，初始栅电极层108用于形成栅电极层。
[0060]
本实施例中，初始功函数层107和初始栅电极层108还沿平行于衬底100方向延伸至隔离层105上，沿平行于衬底100方向延伸的初始功函数层107作为第二功函数层131，沿平行于衬底100方向延伸的初始栅电极层108作为第二栅电极层132，第二功函数层131和第二栅电极层132构成第二栅极结构135。
[0061]
如图7所示，在第一半导体掺杂层115上形成第一介质层118，覆盖初始栅极结构116的部分侧壁且露出初始栅极结构116的顶部。
[0062]
第一介质层118为后续形成层间介质层做准备。第一介质层118覆盖初始栅极结构116的部分侧壁，为后续在第一介质层118所露出初始栅极结构116的侧壁上形成第一保护层提供工艺平台。
[0063]
因此，第一介质层118的材料为介质材料。本实施例中，第一介质层118的材料为氧化硅。在其他实施例中，第一介质层的材料还可以为氮化硅、氮氧化硅等其他介质材料。
[0064]
本实施例中，第一介质层118的顶部低于第二半导体掺杂层125的底部，从而使得后续所形成的第一栅极结构与第二半导体掺杂层125相隔离。
[0065]
本实施例中，形成第一介质层118的步骤包括：在隔离层105上形成初始介质层(图未示)，初始介质层覆盖初始栅电极层108的顶部；去除部分厚度的初始介质层，剩余初始介
质层作为第一介质层118。
[0066]
如图8所示，在第一介质层118露出的初始栅极结构116侧壁上形成第一保护层121。第一保护层121为后续形成保护层做准备。
[0067]
第一保护层121位于第一介质层118露出的初始栅极结构116侧壁上，后续形成第一栅极结构、以及在第一栅极结构和第二半导体掺杂层125顶部形成第二保护层后，在与衬底100平行的投影面上，第二保护层和第一保护层121构成的保护层能够凸出于第一栅极结构的侧壁，进而使得保护层能够在后续形成与第一半导体掺杂层115相接触的第一插塞的过程中起到保护作用，且防止第一插塞与第一栅极结构的距离过近。
[0068]
因此，沿垂直初始栅极结构116侧壁的方向，第一保护层121的厚度定义后续保护层在与衬底100平行的投影面上凸出于第一栅极结构侧壁的尺寸。
[0069]
沿垂直于初始栅极结构116侧壁的方向上，第一保护层121的厚度不宜过小，也不宜过大。如果第一保护层121的厚度过小，后续保护层在与衬底100平行的投影面上凸出于第一栅极结构侧壁的尺寸相应过小，容易导致保护层对第一栅极结构和第二半导体掺杂层125的保护效果不明显；如果第一保护层121的厚度过大，保护层在与衬底100平行的投影面上凸出于第一栅极结构侧壁的尺寸也过大，后续在层间介质层中形成与第一半导体掺杂层115相接触的第一插塞后，第一插塞与第一栅极结构之间的距离相应过大，这容易增加半导体结构占用的面积。为此，本实施例中，沿垂直于初始栅极结构116侧壁的方向上，第一保护层121的厚度为5纳米至10纳米。
[0070]
为降低第一保护层121对半导体结构性能的影响，第一保护层121的材料为介电材料。第一保护层121的材料包括氮化硅、氮氧化硅、碳氮化硅、或碳氮化硅硼中的一种或多种。本实施例中，第一保护层121的材料为氮化硅。氮化硅材料的硬度和致密度均比较大，有利于提高后续刻蚀层间介质层以形成第一接触孔的步骤中，对层间介质层材料和第一保护层121材料的刻蚀选择比，相应提高保护层对第一栅极结构和第二半导体掺杂层125的保护效果。
[0071]
本实施例中，形成第一保护层121的步骤包括：形成第一保护材料层(图未示)，保形覆盖第一介质层118露出的初始栅极结构116顶部和侧壁、以及第一介质层118的顶部；去除位于初始栅极结构116和第一介质层118顶部的第一保护材料层，剩余所述第一保护材料层作为第一保护层121。
[0072]
通过使第一保护材料层保形覆盖的方式，有利于节省工艺材料、以及节省形成第一保护材料层所需的时间，且后续采用无掩膜的方式刻蚀第一保护材料层即可形成第一保护层121，工艺步骤简单、工艺成本低。
[0073]
本实施例中，采用原子层沉积工艺形成第一保护材料层。原子层沉积工艺的间隙填充性能和阶梯覆盖能力较好，从而提高第一保护材料层在所述初始栅极结构116顶部和侧壁、以及第一介质层118顶部的保形覆盖能力，而且，原子层沉积工艺包括进行多次的原子层沉积循环，以形成所需厚度的膜层，有利于提高第一保护材料层的厚度均一性和致密度，同时使第一保护材料层的厚度能够得到精确控制，相应有利于提高第一保护层121的形成质量、精确控制第一保护层121的厚度。
[0074]
本实施例中，采用干法刻蚀工艺刻蚀第一保护材料层。干法刻蚀工艺易于实现各向异性的刻蚀，从而能够采用无掩膜的刻蚀方式除位于初始栅极结构116和第一介质层118
顶部的第一保护材料层。
[0075]
如图9所示，在第一介质层118上形成第二介质层119，第二介质层119覆盖第一保护层121的侧壁且露出初始栅极结构116的顶部，第一介质层118和第二介质层119构成层间介质层120。
[0076]
层间介质层120用于对相邻器件之间起到隔离作用，层间介质层120还为后续形成与第一半导体掺杂层115相接触的第一插塞、与第二栅极结构135相接触的栅极插塞提供工艺平台。
[0077]
第二介质层119露出初始栅极结构116的顶部，为后续去除位于半导体柱110顶部、以及半导体柱110侧壁上部分高度的初始栅极结构116做准备。
[0078]
本实施例中，第二介质层119与第一介质层118的材料相同，第二介质层119的材料为氧化硅。
[0079]
如图10所示，去除位于半导体柱110顶部、以及半导体柱110侧壁上部分高度的初始栅极结构116，剩余初始栅极结构116作为第一栅极结构130。
[0080]
本实施例中，采用干法刻蚀工艺去除位于半导体柱110顶部、以及半导体柱110侧壁上部分高度的初始栅极结构116。干法刻蚀工艺有利于精确控制对初始栅极结构116的刻蚀量，并降低对其他膜层的损伤。
[0081]
本实施例中，形成第一栅极结构130后，第一栅极结构130的顶部高于第一保护层121的底部，也就是说，第一保护层121覆盖第一栅极结构130的部分侧壁，从而后续形成保护层后，保护层也覆盖第一栅极结构130的部分侧壁，进一步提高保护层对第一栅极结构130和第二半导体掺杂层125的保护作用。
[0082]
结合参考图6，需要说明的是，形成方法还包括：在形成所述隔离层105之后，形成所述初始栅极结构116之前，形成保形覆盖所述半导体柱110和第二半导体掺杂层125的栅介质层106。
[0083]
栅介质层106用于实现后续第一栅极结构与半导体柱110之间的电隔离。
[0084]
第一栅极结构为金属栅结构，因此，本实施例中，栅介质层106的材料为高k介质材料；其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介电材料。具体地，栅介质层106的材料为hfo2。其他实施例中，栅介质层还可以选自zro2、hfsio、hfsion、hftao、hftio、hfzro或al2o3等材料。
[0085]
另一些实施例中，所述栅介质层可以包括栅氧化层、以及位于栅氧化层上的高k介质层，所述栅氧化层的材料相应可以为氧化硅或氮氧化硅。
[0086]
本实施例中，采用原子层沉积工艺形成所述栅介质层106。其他实施例中，也可以采用化学气相沉积工艺形成所述栅介质层。
[0087]
因此，继续参考图10，形成第一栅极结构130之后，第一栅极结构130露出位于第二半导体掺杂层125表面的栅介质层106，使栅介质层106能够对第二半导体掺杂层125起到保护作用，从而提高第二半导体掺杂层125和栅极结构130之间的隔离效果。
[0088]
结合图8至图10，参考图11，在层间介质层120中形成位于第一栅极结构130和第二半导体掺杂层125顶部的保护层140，在与衬底100平行的投影面上保护层140凸出于第一栅极结构130的侧壁。
[0089]
后续步骤还包括：在层间介质层120中形成与第一半导体掺杂层115相接触的第一
插塞，形成第一插塞通常包括刻蚀层间介质层120以形成第一接触孔的步骤，保护层140能够在该步骤中对第一栅极结构130和第二半导体掺杂层125的顶部起到保护作用，从而防止刻蚀工艺对第一栅极结构130和第二半导体掺杂层125产生损伤，这有利于防止第一接触孔露出第一栅极结构130，而且通过保护层140，还易于使第一插塞与第一栅极结构130之间具有一定的距离，从而防止第一插塞与第一栅极结构130之间容易发生短接的问题，进而提升了半导体结构的性能。
[0090]
此外，通过保护层140，有利于防止形成第一接触孔的刻蚀工艺对第一栅极结构130和第二半导体掺杂层125造成误刻蚀，从而有利于降低对该刻蚀工艺对准偏差的要求，进而有利于降低形成第一插塞的工艺难度、增大工艺窗口。
[0091]
位于第一栅极结构130顶部的保护层140的厚度不宜过小，也不宜过大。如果所述厚度过小，在后续形成第一接触孔的步骤中，保护层140容易过早的被消耗，容易降低保护层140对第一栅极结构130和第二半导体掺杂层125的保护效果；如果所述厚度过大，容易增加形成保护层140的工艺时间，且易造成工艺材料的浪费，而且，后续还包括刻蚀第二半导体掺杂层125顶部的保护层140以形成第二接触孔的步骤，位于第一栅极结构130顶部的保护层140的厚度过大，位于第二半导体掺杂层125顶部的保护层140厚度相应也容易过大，这容易增加后续形成第二接触孔的工艺难度。为此，本实施例中，位于第一栅极结构130顶部的保护层140的厚度为5纳米至10纳米。
[0092]
本实施例中，保护层140在与衬底100平行的投影面上露出第二栅极结构135，从而为后续形成与第二栅极结构135相接触的栅极插塞做准备。
[0093]
本实施例中，保护层140还覆盖第一栅极结构130的部分侧壁，因此，保护层140还能够对第一栅极结构130的侧壁起到保护作用，从而提高保护层140对第一栅极结构130和第二半导体掺杂层125的保护效果。
[0094]
本实施例中，形成保护层140的步骤包括：在第一栅极结构130和第二半导体掺杂层125的顶部形成第二保护层122，第二保护层122和第一保护层121构成保护层140。
[0095]
第一保护层121定义了保护层140在与衬底100平行的投影面上凸出于第一栅极结构130侧壁的尺寸，因此，在与衬底100平行的投影面上，保护层140凸出于第一栅极结构130侧壁的尺寸为1纳米至5纳米。
[0096]
为减小第二保护层122对半导体结构性能的影响，第二保护层122的材料为介电材料。本实施例中，第二保护层122的材料包括氮化硅、氮氧化硅、碳氮化硅、或碳氮化硅硼中的一种或多种。具体地，第二保护层122与第一保护层121的材料相同，第二保护层122的材料为氮化硅。
[0097]
本实施例中，形成第二保护层122的步骤包括：在第一栅极结构130和第二半导体掺杂层125的顶部形成第二保护材料层(图未示)，第二保护材料层还覆盖第一保护层121的顶部；采用平坦化工艺，去除高于第一保护层121顶部的第二保护材料层，剩余第二保护材料层作为第二保护层122。
[0098]
本实施例中，采用化学气相沉积工艺形成所述第二保护材料层。化学气相沉积工艺为半导体领域中常用的沉积工艺，工艺兼容性高，且有利于节约成本。
[0099]
平坦化工艺可以为化学机械研磨工艺或刻蚀工艺。本实施例中，采用化学机械研磨工艺进行平坦化工艺，有利于提高第二保护层122的顶面高度一致性。
[0100]
参考图12至图14，形成保护层140后，在层间介质层120中形成与第一半导体掺杂层115相接触的第一插塞155(如图14所示)。
[0101]
第一插塞155用于实现第一半导体掺杂层115与外部电路或其他互连结构的电连接。本实施例中，第一插塞155为源极插塞，用于实现源区与外部电路或其他互连结构的电连接。本实施例中，所述第一插塞155的材料为钨。
[0102]
在形成第一插塞155的步骤中，保护层140能够对第一栅极结构130和第二半导体掺杂层125的顶部起到保护作用，从而防止第一栅极结构130和第二半导体掺杂层125产生损伤，而且还易于使第一插塞155与所述第一栅极结构130之间具有一定的距离，进而有利于防止第一插塞155与第一栅极结构130之间容易发生短接的问题。
[0103]
本实施例中，形成所述第一插塞155的步骤包括：
[0104]
如图12至图13所示，在层间介质层120中形成露出第一半导体掺杂层115顶部的第一接触孔150；如图14所示，形成填充第一接触孔150的第一插塞155。
[0105]
第一接触孔150为形成第一插塞提供空间位置。
[0106]
本实施例中，形成第一接触孔150的步骤包括：采用自对准(self-aligned)刻蚀工艺，以保护层140作为刻蚀阻挡层，刻蚀第一半导体掺杂层140顶部的层间介质层120。通过采用自对准刻蚀工艺，有利于降低刻蚀层间介质层120以形成第一接触孔150的工艺难度，从而进一步增大工艺窗口。
[0107]
具体地，在第一接触孔150中填充导电层(图未示)，导电层覆盖层间介质层120；去除位于层间介质层120上的导电层，位于第一接触孔150中的剩余导电层作为第一插塞155。
[0108]
本实施例中，形成第一插塞155之前，还包括：在第一接触孔150露出的第一半导体掺杂层115顶部形成第一硅化物层151(如图14所示)。
[0109]
在形成第一插塞155之后，第一硅化物层151位于第一插塞155与第一半导体掺杂层115之间，第一硅化物层151用于减小第一插塞155与第一半导体掺杂层155之间的接触电阻、并提高第一插塞155与第一半导体掺杂层155之间的粘附性，进而提高第一插塞155与第一半导体掺杂层155之间的接触性能。
[0110]
第一硅化物层151的材料可以为tisi、nisi或cosi等。本实施例中，第一硅化物层151的材料为tisi。
[0111]
本实施例中，形成保护层140后，形成方法还包括：在层间介质层120中形成与第二栅极结构135相接触的栅极插塞165(如图14所示)。
[0112]
栅极插塞165与第二栅极结构135相接触，从而实现第一栅极结构130和第二栅极结构135与外部电路或互连结构之间的电连接。本实施例中，栅极插塞165的材料为钨。
[0113]
本实施例中，形成栅极插塞165的步骤包括：如图13所示，在层间介质层120中形成露出第二栅极结构135的栅极接触孔160；如图14所示，形成填充栅极接触孔160的栅极插塞165。
[0114]
本实施例中，在同一步骤中形成栅极接触孔160和第一接触孔150，且在形成栅极接触孔160和第一接触孔150后，在同一步骤中形成栅极插塞165和第一插塞155，有利于简化工艺步骤、提高工艺整合度。
[0115]
相应地，在形成栅极接触孔160的步骤中，保护层140也能够对第一栅极结构130和第二半导体掺杂层125的顶部起到保护作用，从而防止第一栅极结构130和第二半导体掺杂
层125受到损伤。
[0116]
在其他实施例中，根据实际工艺，形成栅极接触孔和第一接触孔、以及形成栅极插塞和第一插塞也可以分别在不同步骤中进行。
[0117]
需要说明的是，形成方法还包括：如图12所示，在保护层140和层间介质层120上形成金属层间介质层145；如图15所示，在金属层间介质层145和保护层140中形成露出第二半导体掺杂层125顶部的第二接触孔170；如图16所示，在第二接触孔170露出的第二半导体掺杂层125上形成第二硅化物层171。
[0118]
金属层间介质层145用于实现相邻器件之间、以及相邻插塞之间的电隔离。
[0119]
本实施例中，金属层间介质层145与层间介质层120的材料相同，金属层间介质层145的材料为氧化硅。
[0120]
需要说明的是，本实施例中，在形成第一接触孔150和栅极接触孔160之前，形成金属层间介质层145。
[0121]
因此，形成第一接触孔150和栅极接触孔160的步骤中，第一接触孔150和栅极接触孔160还形成于金属层间介质层145中，相应地，形成填充于第一接触孔150内的第一插塞155、以及形成填充于栅极接触孔160内的栅极插塞165后，第一插塞155和栅极插塞165还位于金属层间介质层145中。
[0122]
第二接触孔170为后续形成第二硅化物层和第二插塞提供空间位置。
[0123]
后续形成第二插塞后，第二硅化物层171位于第二插塞与第二半导体掺杂层125之间，第二硅化物层171有利于减小第二插塞与第二半导体掺杂层125之间的接触电阻、以及增加第二插塞与第二半导体掺杂层125之间的粘附性，进而提高第二插塞与第二半导体掺杂层125之间的接触性能。
[0124]
第二硅化物层171可以为tisi、nisi或cosi等。本实施例中，第二硅化物层171的材料为tisi。
[0125]
第二半导体掺杂层125上形成有保护层140，保护层140材料与层间介质层120材料之间具有较高的刻蚀选择性，因此，本实施例中，第二接触孔170与第一接触孔150可以分别在不同步骤中形成，相应地，第二硅化物层171和第一硅化物层151也可以分别在不同步骤中形成。
[0126]
因此，形成第二硅化层151的步骤不受第二硅化物层171所影响，本实施例中可适当增大第一硅化物层151的厚度，使第一硅化物层151的厚度大于所述第二硅化物层171的厚度。
[0127]
硅化物层越厚，硅化物层的电阻越小，与第二硅化物层171的厚度相比，第一硅化物层151的厚度更大，有利于进一步减小第一插塞155与第一半导体掺杂层115之间的接触电阻；而且，第二硅化物层171位于第二半导体掺杂层125上，第二硅化物层171离沟道的距离更近，第二硅化物层171的厚度较小，有利于降低第二硅化物层171的材料向沟道中扩散的概率。
[0128]
本实施例中，形成第二硅化物层171后，还包括：如图16所示，形成填充第二接触孔170的第二插塞175，第二插塞175与第二半导体掺杂层125相接触。
[0129]
第二插塞175用于实现第二半导体掺杂层125与外部电路或其他互连结构之间的电连接。本实施例中，第二插塞175为漏极插塞，用于实现漏区与外部电路或其他互连结构
的电连接。本实施例中，第二插塞175的材料为钨。
[0130]
图17至图21是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
[0131]
本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：形成所述保护层的步骤与前述实施例不同。而且，形成所述第一栅极结构和层间介质层的步骤也与前述实施例不同。
[0132]
参考图17至图20，提供基底，基底包括衬底200(如图17所示)、凸出于衬底200的半导体柱210(如图17所示)、包围半导体柱210部分侧壁的第一半导体掺杂层215(如图17所示)、位于第一半导体掺杂层215上且包围半导体柱210部分侧壁的第一栅极结构230(如图18所示)、以及位于半导体柱210顶部的第二半导体掺杂层225(如图17所示)，第一半导体掺杂层215上还形成有层间介质层220(如图20所示)，且层间介质层220露出第一栅极结构230和第二半导体掺杂层225的顶部。
[0133]
本实施例中，形成衬底200、半导体柱210、第一半导体掺杂层215以及第二半导体掺杂层225的步骤与前述实施例相同，在此不再赘述。
[0134]
本实施例中，形成隔离层205的步骤也与前述实施例相同，在此不再赘述。
[0135]
本实施例中，形成第一栅极结构230的步骤中，还形成与第一栅极结构230的底部相连、位于第一半导体掺杂层215上且沿平行于衬底200方向延伸的第二栅极结构235。
[0136]
其中，半导体柱210远离第二栅极结构235一侧的层间介质层220用于形成第一插塞，半导体柱210指向第二栅极结构235的方向为第一方向，半导体柱210指向用于形成第一插塞位置的方向为第二方向。
[0137]
本实施例中，形成第一栅极结构230的步骤包括：
[0138]
如图17所示，形成初始栅极结构216，位于第一半导体掺杂层215上且包围半导体柱210的顶部和部分侧壁。
[0139]
本实施例中，初始栅极结构216包括包围半导体柱210顶部和部分侧壁的初始功函数层207、以及位于初始功函数层207上的初始栅电极层208。初始功函数层207用于形成功函数层，初始栅电极层208用于形成栅电极层。
[0140]
本实施例中，初始功函数层207和初始栅电极层208还沿平行于衬底200方向延伸至隔离层205上，沿平行于衬底200方向延伸的初始功函数层207作为第二功函数层231，沿平行于衬底200方向延伸的初始栅电极层208作为第二栅电极层232，第二功函数层231和第二栅电极层232构成第二栅极结构235。
[0141]
继续参考图17，在第一半导体掺杂层215上形成介质材料层218，覆盖初始栅极结构216的侧壁且露出初始栅极结构216的顶部。
[0142]
介质材料层218用于形成层间介质层。介质材料层218露出初始栅极结构216顶部，为后续去除位于半导体柱210顶部和半导体柱210侧壁上部分高度的初始栅极结构216做准备。本实施例中，介质材料层218的材料为氧化硅。
[0143]
如图18所示，去除位于半导体柱210顶部、以及半导体柱210侧壁上部分高度的初始栅极结构216，剩余初始栅极结构216作为第一栅极结构230。
[0144]
本实施例中，采用干法刻蚀工艺去除位于半导体柱210顶部、以及半导体柱210侧壁上部分高度的初始栅极结构216。
[0145]
本实施例中，形成第一栅极结构230后，第一栅极结构230与第二半导体掺杂层225、以及介质材料层218围成初始凹槽250(如图18所示)。
[0146]
初始凹槽250用于为后续形成凹槽做准备。
[0147]
结合参考图17，需要说明的是，形成隔离层205之后，形成初始栅极结构216之前，还包括：形成保形覆盖半导体柱210和第二半导体掺杂层225的栅介质层206。本实施例中，栅介质层206的材料为hfo2。本实施例中，采用原子层沉积工艺形成栅介质层206。
[0148]
结合参考图19，本实施例中，还需要说明的是，形成初始凹槽250之后，形成方法还包括：对初始凹槽250在第一方向的侧壁露出的介质材料层218进行离子注入300，适于增大掺杂有离子的介质材料层218的耐刻蚀度。
[0149]
后续还包括刻蚀初始凹槽250侧壁露出的介质材料层218以形成凹槽的步骤，通过增大掺杂有离子的介质材料层218的耐刻蚀度，从而后续对初始凹槽250在第一方向侧壁所露出介质材料层218的刻蚀速率，小于对初始凹槽250在第二方向侧壁所露出介质材料层218的刻蚀速率。
[0150]
进而在形成凹槽后，凹槽在第二方向侧壁距离第一栅极结构230侧壁较远，后续形成填充凹槽的保护层后，在与衬底200平行的投影面上，保护层在第二方向凸出于第一栅极结构230侧壁的尺寸，大于保护层在第一方向凸出于第一栅极结构230侧壁的尺寸，后续在第二方向的层间介质层中形成第一插塞时，有利于增大第一插塞与第一栅极结构230之间的距离，进而有利于减小第一插塞与第一栅极结构230之间的寄生电容。
[0151]
具体地，后续第一插塞为源极插塞，有利于减小源极插塞与第一栅极结构230之间的寄生电容。
[0152]
本实施例中，离子注入300的注入离子包括硅离子。
[0153]
介质材料层218的材料为氧化硅，氧化硅材料中的硅含量越高，氧化硅材料的硬度越大，通过注入硅离子，从而有利于提高介质材料层218的耐刻蚀度。
[0154]
离子注入300的注入能量不宜过小，也不宜过大。如果注入能量过小，离子在初始凹槽250第一方向侧壁露出的介质材料层218中的注入深度过小，后续刻蚀初始凹槽250侧壁露出的介质材料层218步骤中，对初始凹槽250在第一方向和第二方向侧壁露出的介质材料层218的刻蚀量差异不明显，容易导致对凹槽在第二方向侧壁与第一栅极结构230侧壁之间距离的增大效果不明显，从而后续保护层在第二方向凸出于第一栅极结构230侧壁的尺寸增大的效果也不明显；如果注入能量过大，则注入离子在初始凹槽250第一方向侧壁露出的介质材料层218中的注入深度过大，这容易导致后续刻蚀初始凹槽250侧壁露出的介质材料层218的步骤中，对初始凹槽250在第一方向侧壁露出的介质材料层218的刻蚀量过小，进而导致后续保护层对第一栅极结构230的保护效果降低。为此，本实施例中，注入离子包括硅离子，注入能量为1kev至10kev。
[0155]
离子注入300的注入剂量不宜过小，也不宜过大。如果注入剂量过小，离子注入300用于增大掺杂有离子的介质材料层218耐刻蚀度的效果不明显；如果注入剂量过大，也容易导致后续难以对初始凹槽250在第一方向露出的介质材料层218进行刻蚀。为此，本实施例中，注入离子包括硅离子，注入剂量为4.0e14原子每平方厘米至3.0e16原子每平方厘米。
[0156]
离子注入300的注入方向与衬底200表面法线的夹角不宜过小，也不宜过大。如果夹角过小，容易导致难以将离子注入到初始凹槽250在第一方向侧壁露出的介质材料层218
中；如果夹角过大，在进行离子注入300的过程中，注入离子容易被初始凹槽250在第二方向的侧壁、或者半导体柱210所遮挡，也容易难以将离子注入到预设区域中。为此，本实施例中，注入方向与衬底200表面法线的夹角为15
°
至50
°
。
[0157]
如图20所示，本实施例中，形成层间介质层220的步骤包括：沿垂直于半导体柱210侧壁的方向，刻蚀初始凹槽250(如图18所示)侧壁露出的介质材料层218，形成凹槽350，剩余介质材料层218作为层间介质层220。凹槽350为后续形成保护层提供空间位置。
[0158]
层间介质层220用于实现相邻器件之间的电隔离。本实施例中，层间介质层220的材料为氧化硅。
[0159]
通过沿垂直于半导体柱210侧壁的方向，刻蚀初始凹槽250侧壁露出的介质材料层218，从而在与衬底200平行的投影面上，使凹槽350的侧壁凸出于第一栅极结构230的侧壁，进而后续在凹槽350内形成保护层后，在与衬底200平行的投影面上保护层能够凸出于第一栅极结构230侧壁。
[0160]
因此，沿垂直于半导体柱210侧壁的方向，对初始凹槽250侧壁露出的介质材料层218的刻蚀量不宜过小，也不宜过大。如果刻蚀量过小，后续保护层在与衬底200平行的投影面上凸出于第一栅极结构230侧壁的尺寸相应过小，容易导致保护层对第一栅极结构230和第二半导体掺杂层225的保护效果不明显；如果刻蚀量过大，容易导致保护层在与衬底200平行的投影面上凸出于第一栅极结构230的尺寸过大，后续形成与第一半导体掺杂层125相接触的第一插塞时，第一插塞与第一栅极结构230的距离过大，这容易增大半导体结构所占的晶圆面积。为此，本实施例中，沿垂直于半导体柱210侧壁的方向，对初始凹槽250侧壁露出的介质材料层218的刻蚀量为1纳米至5纳米。
[0161]
本实施例中，采用各向同性的干法刻蚀工艺刻蚀初始凹槽250侧壁露出的介质材料层218。具体地，通过调整干法刻蚀工艺的工艺参数(例如：工艺压强和偏置功率等)，便可实现各向同性的刻蚀，且干法刻蚀工艺的工艺控制性较好，有利于精确控制对介质材料层218的刻蚀量。
[0162]
参考图21，在层间介质层220中形成位于第一栅极结构230和第二半导体掺杂层225顶部的保护层240，在与衬底200平行的投影面上保护层240凸出于第一栅极结构230的侧壁。
[0163]
保护层240用于保护第一栅极结构230和第二半导体掺杂层225的顶部，从而防止第一栅极结构230和第二半导体掺杂层225在后续形成第一插塞的步骤中受到损伤，还有利于防止第一插塞与第一栅极结构230之间容易发生短接的问题；此外，通过保护层240还有利于降低形成第一插塞的工艺难度、增大工艺窗口。本实施例中，保护层240的材料为氮化硅。
[0164]
本实施例中，在与衬底平行200的投影面上，保护层240在第二方向凸出于第一栅极结构230侧壁的尺寸，大于保护层240在第一方向凸出于第一栅极结构230侧壁的尺寸。
[0165]
具体地，由于凹槽350在第二方向的侧壁与第一栅极结构230之间的距离，大于凹槽350在第一方向的侧壁与第一栅极结构230之间的距离，保护层240填充于凹槽350中，从而使得保护层240在第二方向凸出于第一栅极结构230侧壁的尺寸较大。
[0166]
与保护层240在第一方向凸出于第一栅极结构230侧壁的尺寸相比，保护层240在第二方向凸出于第一栅极结构230侧壁的尺寸更大，半导体柱210指向第二方向的层间介质
层220用于形成第一插塞，因此，后续形成第一插塞时，有利于使第一插塞与第一栅极结构230之间的距离更大，进而有利于减小第一插塞与第一栅极结构230之间的寄生电容，相应提升了半导体结构的性能。
[0167]
本实施例中，形成保护层240的步骤包括：在凹槽350中填充保护层240。
[0168]
具体地，形成填充于凹槽350中的保护材料层(图未示)，保护材料层还覆盖层间介质层220的顶部；采用平坦化工艺，去除高于层间介质层220顶部的保护材料层，剩余保护材料层作为保护层240。
[0169]
本实施例中，采用化学气相沉积工艺形成保护材料层。
[0170]
本实施例中，采用化学机械研磨工艺进行平坦化工艺。
[0171]
本实施例中，在与衬底200平行的投影面上，保护层240凸出于第一栅极结构230侧壁的尺寸也为1纳米至5纳米。
[0172]
本实施例中，为保证保护层240对第一栅极结构230和第二半导体掺杂层225的保护效果较为显著，同时，防止浪费工艺材料和工艺时间、增加工艺难度，位于第一栅极结构230顶部的保护层240厚度也为5纳米至10纳米。
[0173]
形成保护层240后，后续步骤与前述实施例相同，在此不再赘述。
[0174]
相应的，本发明还提供一种半导体结构。参考图16，示出了本发明半导体结构一实施例的结构示意图。
[0175]
半导体结构包括：衬底100；半导体柱110，凸出于衬底100；第一半导体掺杂层115，位于半导体柱110露出的衬底100上且包围半导体柱110的部分侧壁；第一栅极结构130，位于第一半导体掺杂层115上且包围半导体柱110的部分侧壁；第二半导体掺杂层125，位于半导体柱110的顶部；层间介质层120，位于第一半导体掺杂层115上，且层间介质层120露出第一栅极结构130和第二半导体掺杂层125的顶部；保护层140，位于层间介质层120中且覆盖于第一栅极结构130和第二半导体掺杂层125的顶部，在与衬底100平行的投影面上保护层140凸出于第一栅极结构130的侧壁；第一插塞155，位于层间介质层120中且与第一半导体掺杂层115相接触。
[0176]
本实施例中，保护层140能够在第一插塞155的形成步骤中对第一栅极结构130和第二半导体掺杂层125的顶部起到保护作用，从而防止第一栅极结构130和第二半导体掺杂层125受到损伤，而且，通过保护层140，还易于使第一插塞155与第一栅极结构130之间具有一定的距离，从而防止第一插塞155与第一栅极结构130之间容易发生短接的问题，进而提升了半导体结构的性能。
[0177]
此外，形成第一插塞155通常包括刻蚀层间介质层120的步骤，通过保护层140，有利于防止该刻蚀工艺对第一栅极结构130和第二半导体掺杂层125造成误刻蚀，从而有利于降低对该刻蚀工艺对准偏差的要求，进而有利于降低形成第一插塞155的工艺难度、增大工艺窗口。
[0178]
衬底100为垂直全包围栅极晶体管的形成提供工艺平台。半导体柱110用于提供器件工作时的导电沟道。
[0179]
本实施例中，衬底100为硅衬底。本实施例中，半导体柱110的材料为硅。
[0180]
第一半导体掺杂层115用于作为半导体结构的源区或漏区。本实施例中，第一半导体掺杂层115用于作为源区。
[0181]
本实施例中，第一半导体掺杂层115包围半导体柱110部分侧壁，是由于在形成第一半导体掺杂层125之前，形成半导体柱110，从而有利于防止形成半导体柱110的工艺受第一半导体掺杂层115的影响，进而有利于提高半导体柱110的形成质量。
[0182]
而且，半导体柱110不位于第一半导体掺杂层115上，半导体柱110底部未直接与第一半导体掺杂层115相接触，相应增加了第一半导体掺杂层115与沟道的距离，有利于降低第一半导体掺杂层115中的掺杂离子向沟道中扩散的概率，提升了半导体结构的性能。
[0183]
当形成pmos晶体管时，第一半导体掺杂层115的材料可以为掺杂有p型离子的锗化硅，p型离子可以为b离子、ga离子或in离子；当形成nmos晶体管时，第一半导体掺杂层115的材料可以为掺杂有n型离子的碳化硅或磷化硅，其中，n型离子可以为p离子、as离子或sb离子。
[0184]
本实施例中，半导体结构还包括：隔离层105，位于半导体柱110露出的第一半导体掺杂层115上，隔离层105包围半导体柱110的部分侧壁。
[0185]
隔离层105用于实现第一栅极结构130与第一半导体掺杂层115之间的电隔离。本实施例中，隔离层105的材料为氧化硅。
[0186]
第一栅极结构130用于控制器件工作时导电沟道的开启或关断。
[0187]
具体地，第一栅极结构130包围隔离层105露出的半导体柱110部分侧壁。
[0188]
本实施例中，第一栅极结构130为金属栅结构。第一栅极结构130包括包围半导体柱110部分侧壁的第一功函数层111以及包围第一功函数层111的第一栅电极层112。
[0189]
当形成nmos晶体管时，第一功函数层111的材料包括铝化钛、碳化钽、铝或者碳化钛中的一种或多种；当形成pmos晶体管时，第一功函数层111的材料包括氮化钛、氮化钽、碳化钛、氮化硅钽、氮化硅钛和碳化钽中的一种或多种。本实施例中，第一栅电极层112的材料为镁钨合金。
[0190]
本实施例中，第一栅极结构130顶部低于第二半导体掺杂层125的底部，使第一栅极结构130与第二半导体掺杂层125相隔离，从而降低第一栅极结构130和第二半导体掺杂层125之间发生桥接的概率。
[0191]
本实施例中，半导体结构还包括：栅介质层106，保形覆盖半导体柱110和第二半导体掺杂层125。栅介质层106用于实现第一栅极结构130与半导体柱110之间的电隔离。
[0192]
第一栅极结构130为金属栅结构，因此，本实施例中，栅介质层106的材料为高k介质材料。具体地，本实施例中，栅介质层106的材料为hfo2。
[0193]
半导体结构还包括：位于第一半导体掺杂层115上且沿平行于衬底100方向延伸的第二栅极结构135，第二栅极结构135与第一栅极结构130底部相连。
[0194]
第二栅极结构135和第一栅极结构130用于构成栅极结构。第二栅极结构135用于为形成与栅极结构相接触的栅极插塞165提供工艺平台，从而将栅极结构的电性引出。
[0195]
第二栅极结构135包括位于第一半导体掺杂层115上的第二功函数层131以及位于第二功函数层131上的第二栅电极层132。
[0196]
第二功函数层131和第一功函数层111的材料相同。第二栅电极层132与第一栅电极层112的材料相同。
[0197]
第二半导体掺杂层125用于作为半导体结构的源区或漏区。本实施例中，第二半导体掺杂层125用于作为漏区。第二半导体掺杂层125与第一半导体掺杂层115的掺杂离子类
型、以及材料均相同，在此不再赘述。
[0198]
层间介质层120用于对相邻器件之间起到隔离作用，层间介质层120还为第一插塞155、与第二栅极结构135相接触的栅极插塞的形成提供工艺平台。
[0199]
层间介质层120可以为叠层结构或单层结构。本实施例中，层间介质层120为叠层结构，层间介质层120包括位于第一半导体掺杂层115上且露出第一栅极结构130顶部的第一介质层118、以及位于第一介质层118上且覆盖保护层140侧壁的第二介质层119。
[0200]
第一介质层118和第二介质层119的材料均为介质材料。本实施例中，第一介质层118的材料为氧化硅。本实施例中，第二介质层119的材料为氧化硅。
[0201]
本实施例中，第一介质层118的顶部低于第二半导体掺杂层125的底部，从而使得第一栅极结构130与第二半导体掺杂层125相隔离。
[0202]
保护层140用于在形成第一插塞155的过程中保护第一栅极结构130和第二半导体掺杂层125的顶部，保护层140还有利于防止第一插塞155和第一栅极结构130之间容易发生短接的问题。
[0203]
本实施例中，保护层140还覆盖第一栅极结构130的部分侧壁，因此，保护层140还能够对第一栅极结构130的侧壁起到保护作用，从而提高保护层140对第一栅极结构130和第二半导体掺杂层125的保护效果。
[0204]
本实施例中，保护层140包括在与衬底100平行的投影面上凸出于第一栅极结构130侧壁的第一保护层121、以及位于第一栅极结构130和第二半导体掺杂层125顶部的第二保护层122。
[0205]
本实施例中，第一栅极结构130的顶部高于第一保护层121的底部，因此，第一保护层121还覆盖第一栅极结构130的部分侧壁。
[0206]
本实施例中，为降低保护层140对半导体结构性能的影响，第一保护层121和第二保护层122的材料均为介电材料。第一保护层121和第二保护层122的材料均包括氮化硅、氮氧化硅、碳氮化硅、或碳氮化硅硼中的一种或多种。本实施例中，第一保护层121和第二保护层122的材料相同，第一保护层121的材料为氮化硅。氮化硅材料的硬度和致密度均比较大，有利于提高保护层140对第一栅极结构130和第二掺杂层125的保护效果。
[0207]
本实施例中，保护层140包括第一保护层121和第二保护层122。在其他实施例中，保护层还可以为一体型结构，或者，保护层为单层结构。
[0208]
需要说明的是，本实施例中，保护层140在与衬底100平行的投影面上露出第二栅极结构135，从而为与第二栅极结构135相接触的栅极插塞165的形成提供工艺平台。
[0209]
在与衬底100平行的投影面上，保护层140凸出于第一栅极结构130侧壁的尺寸不宜过小，也不宜过大。如果保护层140凸出于第一栅极结构130侧壁的尺寸过小，容易导致保护层140对第一栅极结构130和第二半导体掺杂层125的保护效果不明显；如果保护层140凸出于第一栅极结构130侧壁的尺寸过大，第一插塞155与第一栅极结构130之间的距离相应过大，这容易增加半导体结构占用的面积。为此，本实施例中，在与衬底100平行的投影面上，保护层140凸出于第一栅极结构130侧壁的尺寸为1纳米至5纳米。
[0210]
具体地，本实施例中，第一保护层121在沿垂直第一栅极结构130侧壁方向上的厚度为1纳米至5纳米。
[0211]
半导体柱110指向第二栅极结构135的方向为第一方向，半导体柱110指向第一插
塞155位置的方向为第二方向。
[0212]
需要说明的是，本实施例中，以在与衬底100平行的投影面上，保护层140在第二方向凸出于第一栅极结构130侧壁的尺寸，等于保护层140在第一方向凸出于第一栅极结构130侧壁的尺寸为例。
[0213]
在其他实施例中，在与衬底平行的投影面上，保护层在第二方向凸出于第一栅极结构侧壁的尺寸，还可以大于保护层在第一方向凸出于第一栅极结构侧壁的尺寸。在该实施例中，与保护层在第一方向凸出于第一栅极结构侧壁的尺寸相比，保护层在第二方向凸出于第一栅极结构侧壁的尺寸更大，半导体柱指向第二方向的层间介质层用于形成第一插塞，因此，有利于使第一插塞与第一栅极结构之间的距离更大，进而有利于减小第一插塞与第一栅极结构之间的寄生电容，相应提升了半导体结构的性能。
[0214]
位于第一栅极结构130顶部的保护层140的厚度不宜过小，也不宜过大。如果厚度过小，容易降低保护层140对第一栅极结构130和第二半导体掺杂层125的保护效果；如果厚度过大，容易增加形成保护层140的工艺时间，且易造成工艺材料的浪费，而且，这容易增加形成与第二掺杂层125相接触的第二插塞165的工艺难度。为此，本实施例中，位于第一栅极结构130顶部的保护层140的厚度为5纳米至10纳米。
[0215]
因此，本实施例中，第二保护层122的厚度为5纳米至10纳米。
[0216]
第一插塞155与第一半导体掺杂层115相接触，从而实现第一半导体掺杂层115与外部电路或其他互连结构的电连接。本实施例中，第一插塞155用于作为源极插塞，从而实现源区与外部电路或其他互连结构的电连接。
[0217]
本实施例中，第一插塞155的材料为钨。
[0218]
本实施例中，半导体结构还包括：第一硅化物层151，位于第一插塞155与第一半导体掺杂层115之间。第一硅化物层151用于减小第一插塞155与第一半导体掺杂层155之间的接触电阻、以及提高第一插塞155与第一半导体掺杂层155之间的粘附性，进而提高第一插塞155与第一半导体掺杂层155之间的接触性能。本实施例中，第一硅化物层151的材料为tisi。
[0219]
本实施例中，半导体结构还包括：栅极插塞165，位于层间介质层120中且与第二栅极结构135相接触。栅极插塞165用于实现第一栅极结构130和第二栅极结构135与外部电路或互连结构之间的电连接。本实施例中，栅极插塞165的材料为钨。
[0220]
本实施例中，半导体结构还包括：金属层间介质层145，覆盖于保护层140和层间介质层120的顶部；第二插塞175，位于保护层140和金属层间介质层145中且与第二半导体掺杂层125相接触；第二硅化物层171，位于第二插塞175与第二半导体掺杂层125之间。
[0221]
金属层间介质层145为形成第二插塞175提供工艺平台，金属层间介质层145还用于实现相邻器件之间的电隔离。本实施例中，金属层间介质层145的材料为氧化硅。
[0222]
本实施例中，第一插塞155和栅极插塞165还位于金属层间介质层145中。
[0223]
第二插塞175用于实现第二半导体掺杂层125与外部电路或其他互连结构之间的电连接。本实施例中，第二插塞175用于作为漏极插塞，从而实现漏区与外部电路或其他互连结构的电连接。本实施例中，第二插塞175的材料为钨。
[0224]
第二硅化物层171位于第二插塞175与第二半导体掺杂层125之间，第二硅化物层171有利于减小第二插塞175与第二半导体掺杂层125之间的接触电阻、以及增加第二插塞
175与第二半导体掺杂层125之间的粘附性，进而提高第二插塞175与第二半导体掺杂层125之间的接触性能。本实施例中，第二硅化物层171的材料为tisi。
[0225]
需要说明的是，本实施例中，保护层140位于第二半导体掺杂层125上，保护层140材料与层间介质层120材料之间具有较高的刻蚀选择性。形成第一插塞155通常包括刻蚀金属层间介质层145和层间介质层120以形成第一接触孔的步骤，形成第二插塞175通常包括刻蚀金属层间介质层145和保护层140以形成第二接触孔的步骤，保护层140材料与层间介质层120材料之间具有较高的刻蚀选择性，因此，，第一接触孔和第二接触孔可以分别在不同步骤中形成，相应地，第二硅化物层171和第一硅化物层151也可以分别在不同步骤中形成。
[0226]
因此，形成第二硅化层151的步骤不受第二硅化物层171所影响，本实施例中可适当增大第一硅化物层151的厚度，使第一硅化物层151的厚度大于第二硅化物层171的厚度。
[0227]
硅化物层越厚，硅化物层的电阻越小，与第二硅化物层171的厚度相比，第一硅化物层151的厚度更大，从而有利于进一步减小第一插塞155与第一半导体掺杂层115之间的接触电阻；而且，第二硅化物层171位于第二半导体掺杂层125上，第二硅化物层171离沟道的距离更近，第二硅化物层171的厚度较小，有利于降低第二硅化物层171的材料向沟道中扩散的概率。
[0228]
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
[0229]
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。