半导体器件的制作方法

相关申请的交叉引用

本申请要求在韩国知识产权局于2018年9月14日提交的韩国专利申请no.10-2018-0110127以及于2019年1月17日提交的韩国专利申请no.10-2019-0006151的优先权，其公开内容通过全文引用一并于此。

本公开涉及一种半导体器件。

背景技术：

作为用于提高半导体器件集成密度的微缩技术，已经提出了多栅晶体管，其中在衬底上形成鳍片或纳米线形状的硅体，并且在硅体的表面上形成多个栅极。

多栅晶体管使用三维(3d)沟道，因此易于按比例放大或缩小。此外，可以在不增加多栅晶体管栅长的情况下改善多栅晶体管的电流控制能力。此外，可以有效地抑制短沟道效应(sce)，即沟道区的电位受漏极电压影响的现象。

技术实现要素：

本公开的实施例提供了一种半导体器件，通过控制要堆叠的线图案的宽度和数量，能够减少短沟道效应(sce)并且容易地控制电流量。

然而，本发明不限于本文所述的内容。通过参考下面给出的对本公开的详细描述，本公开的上述和其他实施例对于本公开所属领域的普通技术人员将变得更加显而易见。

根据本公开的实施例，提供了一种半导体器件，包括：第一线图案，设置在衬底上并沿第一方向延伸；第一栅电极，围绕第一线图案并沿第二方向延伸，第一方向与第二方向垂直相交；第一晶体管，包括第一线图案和第一栅电极；第二线图案，设置在衬底上并沿第一方向延伸；第二栅电极，围绕第二线图案并沿第二方向延伸；以及第二晶体管，包括第二线图案和第二栅电极，其中第一线图案在第二方向上的宽度不同于第二线图案在第二方向上的宽度。

根据本公开的前述和其他实施例，提供了一种半导体器件，包括：第一线图案，设置在衬底上并沿第一方向延伸；第二线图案，设置在衬底上并沿第一方向延伸，第二线图案在第二方向上与第一线图案间隔开，第一方向与第二方向垂直相交；第三线图案，设置在衬底上并沿第一方向延伸，第三线图案在第一方向上与第一线图案间隔开；以及第四线图案，设置在衬底上并沿第一方向延伸，第四线图案在第一方向上与第二线图案间隔开并且在第二方向上与第三线图案间隔开，其中第一线图案包括在第二方向上彼此相对的第一表面和第二表面，第二线图案包括在第二方向上彼此相对的第三表面和第四表面，第三线图案包括在第二方向上彼此相对的第五表面和第六表面，第四线图案包括在第二方向彼此相对的第七表面和第八表面，第一表面和第四表面之间的第一距离大于第二表面和第三表面之间的第二距离，第五表面和第八表面之间的第三距离大于第六表面和第七表面之间的第四距离，第一距离与第三距离相同，第二距离与第四距离不同。

根据本公开的前述和其他实施例，提供了一种半导体器件，包括：第一线图案，设置在衬底上并沿第一方向延伸；第一栅电极，围绕第一线图案并沿第二方向延伸，第二方向与第一方向垂直相交；第二线图案，设置在衬底上并沿第一方向延伸，第二线图案在第一方向上与第一线图案间隔开；第二栅电极，围绕第二线图案并沿第二方向延伸；第一绝缘体，设置在衬底上，在平面视图中处于第一线图案和第二线图案之间；以及第三栅电极，沿第二方向延伸并设置在第一绝缘体上，第三栅电极设置在第一栅电极和第二栅电极之间，其中第一线图案在第二方向上的宽度不同于第二线图案在第二方向上的宽度。

根据以下具体实施方式部分、附图和权利要求书，其他特征和实施例可以是显而易见的。

附图说明

通过参考附图详细地描述实施例，本公开的上述和其他实施例和特征将变得更加显而易见，附图中：

图1是根据本公开的一些实施例的半导体器件的布局图；

图2是根据本公开的实施例沿图1的线a-a′和b-b′截取的横截面图；

图3是根据本公开的实施例沿图1的线c-c′和d-d′截取的横截面图；

图4是根据本公开的实施例沿图1的线a-a′和b-b′截取的横截面图；

图5是根据本公开的实施例沿图1的线a-a′和b-b′截取的横截面图；

图6是根据本公开的实施例沿图1的线c-c′和d-d′截取的横截面图；

图7是根据本公开的一些实施例的半导体器件的布局图；

图8是示出图7的区域ma1的放大图；

图9是示出图7的区域mb1的放大图；

图10是沿图7的线e-e′和f-f′截取的横截面图；

图11是根据本公开的一些实施例的半导体器件的布局图；

图12是沿图11的线m-m′截取的横截面图；

图13是根据本公开的一些实施例的半导体器件的布局图；

图14是沿图13的线o-o′截取的横截面图；

图15是根据本公开的一些实施例的半导体器件的布局图；

图16是示出图15的区域ma2的放大图；

图17是根据本公开的一些实施例的半导体器件的布局图；以及

图18是根据本公开的一些实施例的半导体器件的布局图。

具体实施方式

在下文中将参考图1至图3描述根据本公开的一些实施例的半导体器件。

图1是根据本公开的一些实施例的半导体器件的布局图。图2是沿图1的线a-a′和b-b′截取的横截面图。图3是沿图1的线c-c′和d-d′截取的横截面图。

参照图1至图3，根据本公开的一些实施例的半导体器件可以包括形成在衬底100上的第一晶体管tr1和第二晶体管tr2。

衬底100可以是例如体硅或绝缘体上硅(soi)衬底。例如，衬底100可以是硅衬底，或可以包括其他材料，例如硅锗、锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓或锑化镓。在某些实施例中，衬底100可以是其上形成有外延层的基底衬底。

第一鳍型图案101和第二鳍型图案102可以从衬底100突出。第一鳍型图案101和第二鳍型图案102可以沿第一方向x延伸。

第一鳍型图案101和第二鳍型图案102可以设置在衬底100上，彼此间隔开。

第一鳍型图案101和第二鳍型图案102可以通过蚀刻部分衬底100来形成，或者可以包括从衬底100生长的外延层。第一鳍型图案101和第二鳍型图案102可以由例如元素半导体材料如硅(si)或锗(ge)形成。或者，第一鳍型图案101和第二鳍型图案102可以包括化合物半导体，例如iv-iv族化合物半导体或iii-v族化合物半导体。

例如，第一鳍型图案101和第二鳍型图案102可以包括iv-iv族化合物半导体，例如包括碳(c)、si、ge和锡(sn)中至少两种的二元或三元化合物或通过以iv族元素掺杂该二元或三元化合物而获得的化合物。

例如，第一鳍型图案101和第二鳍型图案102可以包括iii-v族化合物半导体，例如通过组合至少一种iii族元素如铝(al)、镓(ga)和铟(in)与v族元素如磷(p)、砷(as)和锑(sb)而获得的二元、三元或四元化合物。

在下文中，示例第一鳍型图案101和第二鳍型图案102将被描述为包括si的结构。

场绝缘膜105可以围绕第一鳍型图案101和第二鳍型图案102各自侧壁的至少一些部分。第一鳍型图案101和第二鳍型图案102可以由场绝缘膜105限定。

场绝缘膜105可以由例如氧化物膜、氮化物膜、氮氧化物膜形成，或者可以包括它们的组合。

图3示出了第一鳍型图案101和第二鳍型图案102各自的侧壁完全被场绝缘膜105围绕，但是本公开不限于此。

多个第一线图案111和多个第二线图案112可以设置在衬底100上方，与衬底100间隔开。例如，第一线图案111和第二线图案112可以形成在衬底100上，并且在它们之间设置有一个或多个其他层。遍及本公开，术语“上方”可以用于类似的布置。第一线图案111和第二线图案112可以沿第一方向x延伸。在衬底100上，第一线图案111可以与第二线图案112间隔开。

例如，第一线图案111可以设置在第一鳍型图案101上方，与第一鳍型图案101间隔开。第一线图案111可以在第三方向z上与第一鳍型图案101重叠。例如，第二线图案112可以没置在第二鳍型图案102上方，与第二鳍型图案102间隔开。第二线图案112可以在第三方向z上与第二鳍型图案102重叠。

这里，第二方向y和第三方向z可以是与第一方向x垂直相交的方向。例如，第一方向x、第二方向y和第三方向z可以彼此垂直。例如，第三方向z可以是基本垂直于衬底100的顶表面的方向。

每个第一线图案111可以包括在第二方向y上彼此相对的第一表面s11和第二表面s12。每个第二线图案112可以包括在第二方向y上彼此相对的第一表面s21和第二表面s22。

第一线图案111可以包括例如三个线图案，即第一-第一线图案111a、第二-第一线图案111b和第三-第一线图案111c。第一-第一线图案111a、第二-第一线图案111b和第三-第一线图案111c可以设置为在第三方向z上彼此间隔开。第二线图案112可以包括例如三个线图案，即第一-第二线图案112a、第二-第二线图案112b和第三-第二线图案112c。第二线图案112中的第一-第二线图案112a、第二-第二线图案112b和第三-第二线图案112c可以设置为在第三方向z上彼此间隔开。

第一线图案111中的第一-第一线图案111a、第二-第一线图案111b和第三-第一线图案111c在第一方向x上可以具有宽度wx1。第二线图案112中的第一-第二线图案112a、第二-第二线图案112b和第三-第二线图案112c在第一方向x上可以具有宽度wx2。宽度wx1和wx2可以在第一方向x上测量获得。

在一些实施例中，宽度wx1和wx2可以基本相同。

当提及方位、布局、位置、形状、尺寸、数量或其他度量时，本文中使用的诸如“相同”、“相等”、“平面”或“共面”等术语不一定意味着完全相同的方位、布局、位置、形状、尺寸、数量或其他度量，而是意在包含例如由于制造工艺而可能发生的可接受变化内的几乎相同的方位、布局、位置、形状、尺寸、数量或其他度量。术语“基本”在本文中可以用于强调该含义，除非上下文或其他陈述另有说明。例如，被描述为“基本相同”、“基本相等”或“基本平面”的项可以是完全相同、相等或平面的，或者可以在例如由于制造工艺而可能发生的可接受变化内是相同、相等或平面的。

第一-第一线图案111a、第二-第一线图案111b和第三-第一线图案111c在第二方向y上可以具有宽度wy1。第一-第二线图案112a、第二-第二线图案112b和第三-第二线图案112c在第二方向y上可以具有宽度wy2。宽度wy1和wy2可以在第二方向y上测量获得。

在一些实施例中，宽度wy1和wy2可以彼此不同。例如，宽度wy2可以大于宽度wy1。例如，第一线图案111和第二线图案112在第一方向x上可以具有相同的宽度，但是在第二方向y上可以具有不同的宽度。

根据一些实施例的半导体器件通过在固定第一线图案111和第二线图案112在第一方向x上的宽度的同时改变第一线图案111和第二线图案112在第二方向y上的宽度，可以改善短沟道效应(sce)，并且可以有益于控制电流量。

例如，在通过在固定第一线图案111和第二线图案112在第二方向y上的宽度的同时改变第一线图案111和第二线图案112在第一方向x上的宽度来控制电流量的情况下，沟道长度可能减小，结果发生sce的概率可能增加。此外，在通过在固定第一线图案111和第二线图案112在第二方向y上的宽度的同时改变第一线图案111和第二线图案112在第一方向x上的宽度来控制电流量的情况下，由于沟道长度减小，相应晶体管的导通电流可以收敛于预定值。

另一方面，在通过在固定第一线图案111和第二线图案112在第一方向x上的宽度的同时改变第一线图案111和第二线图案112在第二方向y上的宽度来控制电流量的情况下，可以确保沟道长度，因此发生sce的概率可以降低。此外，在通过在固定第一线图案111和第二线图案112在第一方向x上的宽度的同时改变第一线图案111和第二线图案112在第二方向y上的宽度来控制电流量的情况下，由于可以确保沟道长度，可以防止电流收敛于预定值。

在一些实施例中，第一线图案111的数量可以与第二线图案112的数量相同。例如，第一-第一线图案111a、第二-第一线图案111b和第三-第一线图案111c均可以与第一源/源区131接触，第一-第二线图案112a、第二-第二线图案112b和第三-第二线图案112c均可以与第二源/源区132接触。

应当理解，当一个元件被称为“连接”或“耦合”到另一个元件或在另一个元件“上”时，该元件可以直接连接或耦合到该另一个元件或直接在该另一个元件上，或者可以存在中间元件。相反，当一个元件被称为“直接连接”或“直接耦合”到另一个元件，或者与另一个元件“接触”时，则不存在中间元件。用于描述元件之间关系的其他词语应以类似的方式解释(例如，“在……之间”相对于“直接在……之间”、“相邻”相对于“直接相邻”等)。本文中所使用的术语“接触”是指直接连接(即，触及)，除非上下文另有说明。

图2和图3示出了第一线图案111和第二线图案112均包括三个线图案，但是本公开不限于此。例如，根据需要，第一线图案111和第二线图案112可以包括多于三个或少于三个的线图案。

图3示出了第一线图案111和第二线图案112具有矩形横截面形状，但是本公开不限于此。第一线图案111和第二线图案112可以经受修整工艺而具有圆角。在某些实施例中，即使第一线图案111和第二线图案112在没有额外修整工艺的情况下形成，第一线图案111和第二线图案112也可以形成为在横截面视图中具有圆角。

第一线图案111可以用作第一晶体管tr1的沟道区，第二线图案112可以用作第二晶体管tr2的沟道区。

第一线图案111可以包括与第一鳍型图案101相同的材料或不同的材料，第二线图案112可以包括与第二鳍型图案102相同的材料或不同的材料。为方便起见，在下文中第一线图案111和第二线图案112被描述为均由si形成。

第一栅结构g1可以设置为在第三方向z上与第一线图案111重叠。第一栅结构g1可以设置在场绝缘膜105和第一鳍型图案101上方。第二栅结构g2可以设置为在第三方向z上与第二线图案112重叠。第二栅结构g2可以设置在场绝缘膜105和第二鳍型图案102上方。第一栅结构g1和第二栅结构g2可以沿第二方向y延伸。

第一栅结构g1可以包括第一栅绝缘膜、第一栅电极123和第一栅间隔物124。第一栅绝缘膜可以包括第一界面膜121和第一高介电常数绝缘膜122。第二栅结构g2可以包括第二栅绝缘膜、第二栅电极223和第二栅间隔物224。第二栅绝缘膜可以包括第二界面膜221和第二高介电常数绝缘膜222。

第一栅电极123可以围绕与第一鳍图案101的顶表面间隔开的第一线图案111。例如，第一栅电极123可以围绕第一线图案111的上部和侧部。第一栅电极123也可以设置在第一线图案111和第一鳍型图案101之间的空间中。第二栅电极223可以围绕与第二鳍型图案102的顶表面间隔开的第二线图案112。例如，第二栅电极223可以围绕第二线图案112的上部和侧部。第二栅电极223也可以设置在第二线图案112和第二鳍型图案102之间的空间中。

第一栅电极123和第二栅电极223可以包括导电材料。第一栅电极123和第二栅电极223被示出为单层膜，但是本公开不限于此。例如，第一栅电极123和第二栅电极223中的每一个可以包括控制功函数的功函数导电层和填充由功函数导电层形成的空间的填充导电层。在某些实施例中，第一栅电极123和第二栅电极223可以彼此电连接。例如，第一栅电极123和第二栅电极223可以例如通过与第一栅电极123和第二栅电极223一体形成的栅线而在第二方向y上直接连接。

第一栅电极123和第二栅电极223可以包括例如tin、wn、tan、ru、tic、tac、ti、ag、al、tial、tialn、tialc、tacn、tasin、mn、zr、w和al中的至少一种。在某些实施例中，第一栅电极123和第二栅电极223可以由si或sige形成，而不是由金属形成。第一栅电极123和第二栅电极223可以通过例如替代工艺形成，但是本公开不限于此。例如，替代工艺可以包括形成伪栅电极并在去除伪栅电极之后在相应位置形成第一栅电极123和第二栅电极223。

第一栅间隔物124可以设置在第一栅电极123的至少一个侧壁上，第二栅间隔物224可以设置在第二栅电极224的至少一个侧壁上。第一栅间隔物124可以围绕至少一些第一线图案111，第二栅间隔物224可以围绕至少一些第二线图案112。例如，每个第一线图案111可以穿透第一栅间隔物124，每个第二线图案112可以穿透第二栅间隔物224。

第一栅间隔物124设置在第三-第一线图案111c上的部分和第二栅间隔物224设置在第三-第二线图案112c上的部分可以包括例如氮化硅(sin)、氮氧化硅(sion)、氧化硅(sio2)、碳氮氧化硅(siocn)以及它们的组合中的至少一种。

第一栅间隔物124设置在第三-第一线图案111c和第二-第一线图案111b之间、第二-第一线图案111b和第一-第一线图案111a之间以及第一-第一线图案111a和第一鳍型图案101之间的部分，以及第二栅间隔物224设置在第三-第二线图案112c和第二-第二线图案112b之间、第二-第二线图案112b和第一-第二线图案112a之间以及第一-第二线图案112a和第二鳍型图案102之间的部分可以包括例如低介电常数介电材料、氮化硅、氮氧化硅、氧化硅、碳氮氧化硅以及它们的组合中的至少一种。低介电常数介电材料可以具有比氧化硅小的介电常数。

第一界面膜121可以绕每个第一线图案111设置。第一界面膜121可以设置在第一鳍型图案101的顶表面上。第二界面膜221可以绕每个第二线图案112设置。第二界面膜221可以设置在第二鳍型图案102的顶表面上。

在第一线图案111和第二线图案112包括硅的情况下，第一界面膜121和第二界面膜221可以包括氧化硅膜。第一界面膜121可以绕每个第一线图案111设置并设置在第一鳍型图案101的顶表面上，但是并没有设置在第一栅间隔物124的侧壁上，第二界面膜221可以绕每个第二线图案112设置并设置在第二鳍型图案102的顶表面上，但是并没有设置在第二栅间隔物424的侧壁上。

第一高介电常数绝缘膜122可以设置在第一界面膜121和第一栅电极123之间。第一高介电常数绝缘膜122可以沿场绝缘膜105和第一鳍型图案101的顶表面设置。第二高介电常数绝缘膜222可以设置在第二界面膜221和第二栅电极223之间。第二高介电常数绝缘膜222可以沿场绝缘膜105和第二鳍型图案102的顶表面设置。

第一高介电常数绝缘膜122和第二高介电常数绝缘膜222可以包括介电常数比氧化硅大的高介电常数材料。例如，高介电常数材料可以包括氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸铅锌中的至少一种，但是本公开不限于此。

根据第一线图案111和第二线图案112的材料，可以不设置第一界面膜121和第二界面膜221。当没有设置第一界面膜121和第二界面膜221时，第一高介电常数绝缘膜122和第二高介电常数绝缘膜222不仅可以包括上述高介电常数材料，还可以包括氧化硅膜、氮氧化硅膜或氮化硅膜。

第一源/源区131可以设置在第一栅结构g1的至少一侧上，第二源/源区132可以设置在第二栅结构g2的至少一侧上。第一源/源区131可以设置在第一鳍型图案101上，第二源/源区132可以设置在第二鳍型图案102上。第一源/源区131可以包括形成在第一鳍型图案101的顶表面上的外延层，第二源/源区132可以包括形成在第二鳍型图案102的顶表面上的外延层。

第一源/源区131可以直接连接到用作第一晶体管tr1中的沟道区的第一线图案111，第二源/源区132可以直接连接到用作第二晶体管tr2中的沟道区的第二线图案112。

第一晶体管tr1可以包括第一栅结构g1、第一线图案111和第一源/源区131。第二晶体管tr2可以包括第二栅结构g2、第二线图案112和第二源/源区132。

在一些实施例中，第一晶体管tr1和第二晶体管tr2可以具有相同类型。例如，相同类型的晶体管可以在晶体管的组件(包括沟道区和/或源/源区)中包括相同电极性的杂质。

在一些实施例中，第一晶体管tr1和第二晶体管tr2可以具有不同类型。例如，不同类型的晶体管可以在晶体管的组件(包括沟道区和/或源/源区)中包括相反电极性的杂质。例如，不同类型的晶体管可以包括彼此不同的电极性。例如，第一晶体管tr1和第二晶体管tr2可以形成在衬底100的不同区域中。例如，第一晶体管tr1的第一栅结构g1和第二晶体管tr2的第二栅结构g2可以彼此连接以形成互补金属氧化物半导体(cmos)。

在一些实施例中，第一晶体管tr1可以形成在逻辑区(例如，形成逻辑电路的区域)中，第二晶体管tr2可以形成在静态随机存取存储器(sram)形成区中。

由于第一线图案111和第二线图案112在第二方向y上具有不同的宽度(即，宽度wy1和wy2)，因此第一晶体管tr1和第二晶体管tr2可以用于不同目的。例如，由于第二线图案112的宽度wy2大于第一线图案111的宽度wy1，因此第一晶体管tr1可以用于低功耗有益的情况，而第二晶体管tr2可以用于高性能有益的情况。

在下文中将参考图1、图3和图4描述根据本公开的一些实施例的半导体器件。为简洁起见，可以省略或简化对上面已经描述的元件或特征的描述。

图4是沿图1的线a-a′和b-b′截取的横截面图。

参照图1、图3和图4，根据本公开的一些实施例的半导体器件还可以包括间隔物材料1241。

间隔物材料1241可以设置在第一源/源区131和第一鳍型图案101之间。例如，第一-第一线图案111a可以不直接连接到第一源/源区131，而是可以直接连接到间隔物材料1241。例如，第一-第一线图案111a可以不用作第一晶体管tr1的沟道区。

第一晶体管tr1可以使用第二-第一线图案111b和第三-第一线图案111c作为其沟道区，而第二晶体管tr2可以使用所有第二线图案112作为其沟道区。

间隔物材料1241可以与第一栅间隔物124的材料相同。例如，间隔物材料1241可以包括绝缘材料。

根据本公开的一些实施例的半导体器件可以通过控制用作第一晶体管tr1和第二晶体管tr1各自的沟道区的线图案的数量来控制第一晶体管tr1和第二晶体管tr2各自的电流量。此外，如上文所述，由于第一线图案111的宽度wy1和第二线图案112的宽度wy2不同，因此可以适当地控制/调整第一晶体管tr1和第二晶体管tr2各自的电流量。

在下文中将参考图1、图5和图6描述根据本公开的一些实施例的半导体器件。为简洁起见，可以省略或简化对上面已经描述的元件或特征的描述。

图5是沿图1的线a-a′和b-b′截取的横截面图。图6是沿图1的线c-c′和d-d′截取的横截面图。

参照图1、图5和图6，第一线图案111的数量可以与第二线图案112的数量不同。

因此，用作第一晶体管tr1的沟道区的线图案的数量可以与用作第二晶体管tr2的沟道区的线图案的数量不同。结果，可以适当地控制/调整第一晶体管tr1和第二晶体管tr2各自的电流量。此外，如上文所述，由于第一线图案111在第二方向y上的宽度wy1和第二线图案112在第二方向y上的宽度wy2不同，因此可以适当地控制/调整第一晶体管tr1和第二晶体管tr2各自的电流量。

在下文中将参考图7至图10描述根据本公开的一些实施例的半导体器件。为简洁起见，可以省略或简化对上面已经描述的元件或特征的描述。

图7是根据本公开的一些实施例的半导体器件的布局图。图8是示出图7的区域ma1的放大图。图9是示出图7的区域mb1的放大图。图10是沿图7的线e-e′和f-f′截取的横截面图。

参照图7至图10，根据本公开的一些实施例的半导体器件可以包括第一电力轨1001和第二电力轨1002。例如，第一电力轨1001和第二电力轨1002可以是供电轨，并且可以被施加正电源电压或负电源电压，例如vdd或vss。

第一电力轨1001和第二电力轨1002可以沿第一方向x延伸。第一电力轨1001和第二电力轨1002可以在第二方向y上彼此间隔开。第一电力轨1001可以设置在第一栅结构g1、第三栅结构g3和第五栅结构g5的第一端部上并与之重叠。第二电力轨1002可以设置在第二栅结构g2、第四栅结构g4和第六栅结构g6的第二端部上并与之重叠。

第一栅结构g1、第三栅结构g3和第五栅结构g5可以设置在第一电力轨1001和第二电力轨1002之间，在第一方向x上彼此间隔开。第二栅结构g2、第四栅结构g4和第六栅结构g6可以设置在第一电力轨1001和第二电力轨1002之间，在第一方向x上彼此间隔开。

第一栅结构g1、第三栅结构g3和第五栅结构g5可以在第二方向y上与第二栅结构g2、第四栅结构g4和第六栅结构g6间隔开。

例如，第一至第六栅结构g1至g6可以沿第二方向y延伸。例如，第一栅结构g1和第二栅结构g2可以在第二方向y上彼此重叠，第一栅结构g1可以在第二方向y上与第二栅结构g2间隔开。例如，第三栅结构g3和第四栅结构g4可以在第二方向y上彼此重叠，第三栅结构g3可以在第二方向y上与第四栅结构g4间隔开。例如，第五栅结构g5和第六栅结构g6可以在第二方向y上彼此重叠，第五栅结构g5可以在第二方向y上与第六栅结构g6间隔开。

多个第一线图案111、多个第三线图案113和多个第五线图案115可以在第三方向z上分别与第一栅结构g1、第三栅结构g3和第五栅结构g5重叠。多个第二线图案112、多个第四线图案114和多个第六线图案116可以在第三方向z上分别与第二栅结构g2、第四栅结构g4和第六栅结构g6重叠。

第一线图案111、第三线图案113和第五线图案115可以在第二方向y上分别与第二线图案112、第四线图案114和第六线图案116间隔开。例如，第一线图案111、第三线图案113和第五线图案115可以在第二方向y上分别与第二线图案112、第四线图案114和第六线图案116重叠。

第一线图案111、第三线图案113和第五线图案115可以在第三方向z上分别与第一栅结构g1、第三栅结构g3和第五栅结构g5重叠。第二线图案112、第四线图案114和第六线图案116可以在第三方向z上分别与第二栅结构g2、第四栅结构g4和第六栅结构g6重叠。

第一线图案111可以分别具有第一表面s11和第二表面s12。第一线图案111的第一表面s11和第二表面s12可以分别彼此相对。第一线图案111的第一表面s11可以在第二方向y上面向第一电力轨1001。例如，第一电力轨1001与第一线图案111的第一表面s11之间的距离可以小于第一电力轨1001与第一线图案111的第二表面s12之间的距离。例如，第二电力轨1002与第一线图案111的第二表面s12之间的距离可以小于第二电力轨1002与第一线图案111的第一表面s11之间的距离。

第二线图案112可以分别具有第一表面s21和第二表面s22。第二线图案112的第一表面s21和第二表面s22可以分别彼此相对。第二线图案112的第二表面s22可以在第二方向y上面向第二电力轨1002。例如，第一电力轨1001与第二线图案112的第一表面s21之间的距离可以小于第一电力轨1001与第二线图案112的第二表面s22之间的距离。例如，第二电力轨1002与第二线图案112的第二表面s22之间的距离可以小于第二电力轨1002与第二线图案112的第一表面s21之间的距离。

第三线图案113可以分别具有第一表面s31和第二表面s32。第三线图案113的第一表面s31和第二表面s32可以分别彼此相对。第三线图案113的第一表面s31可以在第二方向y上面向第一电力轨1001。例如，第一电力轨1001与第三线图案113的第一表面s31之间的距离可以小于第一电力轨1001与第三线图案113的第二表面s32之间的距离。例如，第二电力轨1002与第三线图案113的第二表面s32之间的距离可以小于第二电力轨1002与第三线图案113的第一表面s31之间的距离。

第四线图案114可以分别具有第一表面s41和第二表面s42。第四线图案114的第一表面s41和第二表面s42可以分别彼此相对。第四线图案114的第二表面s42可以在第二方向y上面向第二电力轨1002。例如，第一电力轨1001与第四线图案114的第一表面s41之间的距离可以小于第一电力轨1001与第四线图案114的第二表面s42之间的距离。例如，第二电力轨1002与第四线图案114的第二表面s42之间的距离可以小于第二电力轨1002与第四线图案114的第一表面s41之间的距离。

在第二方向y上面向第一电力轨1001的第一线图案111的第一表面s11和第三线图案113的第一表面s31可以位于相同的xz平面上。另一方面，第一线图案111的第二表面s12和第三线图案113的第二表面s32可以不位于相同平面上。例如，第一线图案111的第二表面s12和第三线图案113的第二表面s32在第二方向y上与第一电力轨1001的距离可以不同。例如，第一线图案111的第二表面s12和第三线图案113的第二表面s32可以设置在彼此不同的xz平面上。

在第二方向y上面向第二电力轨1002的第二线图案112的第二表面s22和第四线图案114的第二表面s42可以位于相同的xz平面上。例如，第二线图案112的第二表面s22和第四线图案114的第二表面s42在第二方向y上与第二电力轨1002的距离可以相同。另一方面，第二线图案112的第一表面s21和第四线图案114的第一表面s41可以不位于相同平面上。例如，第二线图案112的第一表面s21和第四线图案114的第一表面s41在第二方向y上与第二电力轨1002的距离可以不同。例如，第二线图案112的第一表面s21和第四线图案114的第一表面s41可以设置在彼此不同的xz平面上。

第一线图案111的第一表面s11与第二线图案112的第二表面s22之间的距离可以是第一距离ds1。第一线图案111的第二表面s12与第二线图案112的第一表面s21之间的距离可以是第二距离ds2。第三线图案113的第一表面s31与第四线图案114的第二表面s42之间的距离可以是第三距离ds3。第三线图案113的第二表面s32与第四线图案114的第一表面s41之间的距离可以是第四距离ds4。

在一些实施例中，第二距离ds2可以小于第四距离ds4。例如，第一距离ds1和第三距离ds3可以基本相同。第一距离ds1可以大于第二距离ds2。第三距离ds3可以大于第四距离ds4。

例如，第一线图案111在第一方向x上的宽度wx1、第二线图案112在第一方向x上的宽度wx2、第三线图案113在第一方向x上的宽度wx3、第四线图案114在第一方向x上的宽度wx4、第五线图案115在第一方向x上的宽度wx5以及第六线图案116在第一方向x上的宽度wx6可以基本相同。

第一线图案111在第二方向y上的宽度wy1可以不同于第二线图案112在第二方向y上的宽度wy2。例如，第一线图案111的宽度wy1可以小于第二线图案112的宽度wy2。

第三线图案113在第二方向y上的宽度wy3可以不同于第四线图案114在第二方向y上的宽度wy4。例如，第三线图案113的宽度wy3可以小于第四线图案114的宽度wy4。

第一线图案111的宽度wy1可以不同于第三线图案113的宽度wy3。例如，第一线图案111的宽度wy1可以大于第三线图案113的宽度wy3。

第二线图案112的宽度wy2可以不同于第四线图案114的宽度wy4。例如，第二线图案112的宽度wy2可以大于第四线图案114的宽度wy4。

第五线图案115可以包括第一部分1151以及与第一部分1151平行/在第一方向x上连接到第一部分1151的第二部分1152。第五线图案115的第一部分1151在第二方向y上可以具有宽度wy51。第五线图案115的第二部分1152在第二方向y上可以具有宽度wy52，宽度wy52可以小于宽度wy51。在一些实施例中，宽度wy51可以与宽度wy1相同，宽度wy52可以与宽度wy3相同。

第六线图案116可以包括第一部分1161以及与第一部分1161平行/在第一方向x上连接到第一部分1161的第二部分1162。第六线图案116的第一部分1161在第二方向y上可以具有宽度wy61。第六线图案116的第二部分1162在第二方向y上可以具有宽度wy62，宽度wy62可以小于宽度wy61。在一些实施例中，宽度wy61可以与宽度wy2相同，宽度wy62可以与宽度wy4相同。

第一晶体管可以包括第一线图案111和第一栅结构g1。第二晶体管可以包括第二线图案112和第二栅结构g2。第三晶体管可以包括第三线图案113和第三栅结构g3。第四晶体管可以包括第四线图案114和第四栅结构g4。第五晶体管可以包括第五线图案115和第五栅结构g5。第六晶体管可以包括第六线图案116和第六栅结构g6。例如，第五晶体管在第一方向x上可以设置在第一晶体管和第三晶体管之间，第六晶体管在第一方向x上可以设置在第二晶体管和第四晶体管之间。

在一些实施例中，第一晶体管、第三晶体管和第五晶体管可以具有相同类型，第二晶体管、第四晶体管和第六晶体管可以具有相同类型，并且也可以与第一晶体管、第三晶体管和第五晶体管具有相同类型。例如，所有第一至第六晶体管均可以是pmos晶体管，或者所有第一至第六晶体管均可以是nmos晶体管。

在一些实施例中，第一晶体管、第三晶体管和第五晶体管可以具有相同类型，第二晶体管、第四晶体管和第六晶体管可以具有相同类型，但是可以与第一晶体管、第三晶体管和第五晶体管具有不同类型。例如，不同类型的晶体管可以在晶体管的组件(包括沟道区和/或源/源区)中包括相反电极性的杂质。另一方面，相同类型的晶体管可以在晶体管的组件(包括沟道区和/或源/源区)中包括相同电极性的杂质。

第三线图案113和第三栅结构g3沿第一方向x截取的横截面图可以与第一线图案111和第一栅结构g1沿第一方向x(即，沿线a-a′)截取的横截面图基本相同。

第四线图案114和第四栅结构g4沿第一方向x截取的横截面图可以与第二线图案112和第二栅结构g2沿线b-b′截取的横截面图基本相同。

第五线图案115和第五栅结构g5沿第一方向x截取的横截面图可以与第一线图案111和第一栅结构g1沿线a-a′截取的横截面图基本相同。第五线图案115的第一部分1151和第五栅结构g5沿第二方向y截取的横截面图可以与第一线图案111和第一栅结构g1沿线c-c′截取的横截面图基本相同。第五线图案115的第二部分1152和第五栅结构g5沿第二方向y截取的横截面图可以与第三线图案113和第三栅结构g3沿线e-e′截取的横截面图基本相同。

第六线图案116和第六栅结构g6沿第一方向x截取的横截面图可以与第二线图案112和第二栅结构g2沿第一方向x(即，沿线b-b′)截取的横截面图基本相同。第六线图案116的第一部分1161和第六栅结构g6沿第二方向y截取的横截面图可以与第二线图案112和第二栅结构g2沿第二方向y(即，沿线d-d′)截取的横截面图基本相同。第六线图案116的第二部分1162和第六栅结构g6沿第二方向y截取的横截面图可以与第四线图案114和第四栅结构g4沿第二方向y(即，沿线f-f′)截取的横截面图基本相同。

在下文中将参考图11和图12描述根据本公开的一些实施例的半导体器件。为简洁起见，可以省略或简化对上面已经描述的元件或特征的描述。

图11是根据本公开的一些实施例的半导体器件的布局图。图12是沿图11的线m-m′截取的横截面图。

参照图11和图12，根据本公开的一些实施例的半导体器件可以包括第一绝缘体151和第二绝缘体152。

例如在第一方向x上和/或在平面视图中，第一绝缘体151可以设置在多个第一线图案111和多个第三线图案113之间。第一绝缘体151可以形成在多个第五线图案115中的一些被去除了的区域中。例如，第一绝缘体151可以形成在与前一实施例中的多个第五线图案115对应的区域中。第一绝缘体151的一部分可以设置在第一鳍型图案101中。第一绝缘体151可以沿第三方向z从第一鳍型图案101延伸到第七栅结构g7。

例如在第一方向x上和/或在平面视图中，第二绝缘体152可以设置在多个第二线图案112和多个第四线图案114之间。第二绝缘体152可以形成在多个第六线图案116中的一些被去除了的区域中。例如，第二绝缘体152可以形成在与前一实施例中的多个第六线图案116对应的区域中。第二绝缘体152的一部分可以设置在第二鳍型图案102中。第二绝缘体152可以沿第三方向z从第二鳍型图案102延伸到第八栅结构g8。

第一绝缘体151和第二绝缘体152可以包括绝缘材料。例如，第一绝缘体151和第二绝缘体152可以包括与场绝缘膜105相同的材料。

图11示出了第一绝缘体151和第二绝缘体152在第二方向y上具有不同宽度，但是本公开不限于此。第一绝缘体151和第二绝缘体152中的每一个可以根据需要而例如在第一方向x和/或第二方向y上具有均匀的宽度。此外，图12示出了第五线图案115设置在第一绝缘体151的两个侧壁上，但是本公开不限于此。或者，可以去除第一绝缘体151的侧壁上的第五线图案115。例如，在某些实施例中，第五晶体管可以不包括第五线图案115，而是可以包括第一绝缘体151。

图12示出第一绝缘体151是单层膜，但是本公开不限于此。例如，第一绝缘体151可以包括多个绝缘体膜子层。

第七栅结构g7和第八栅结构g8可以分别设置在第一绝缘体151和第二绝缘体152上。第七栅结构g7和第八栅结构g8可以沿第二方向y延伸。

第七栅结构g7可以包括第七界面膜721、第七高介电常数绝缘膜722、第七栅电极723和第七栅间隔物724。第七界面膜721可以设置在第一绝缘体151上。第七栅电极723可以设置在第七界面膜721上。第七栅间隔物724可以设置在第七栅电极723的两个侧壁上。第七高介电常数绝缘膜722可以设置在第七栅电极723和第七栅间隔物724之间以及第七栅电极723和第七界面膜721之间。

在下文中将参考图13和图14描述根据本公开的一些实施例的半导体器件。为简洁起见，可以省略或简化对上面已经描述的元件或特征的描述。

图13是根据本公开的一些实施例的半导体器件的布局图。图14是沿图13的线o-o′截取的横截面图。

参照图13和图14，根据本公开的一些实施例的半导体器件可以包括第三绝缘体153和第四绝缘体154。

第九栅结构g9、第十栅结构g10、第十一栅结构g11和第十二栅结构g12可以沿第二方向y延伸。

第九栅结构g9和第十一栅结构g11可以设置在第一栅结构g1和第三栅结构g3之间。第九栅结构g9和第十一栅结构g11可以在第一方向x上彼此间隔开，第三绝缘体153介于它们之间。第九栅结构g9可以在第三方向z上与多个第七线图案117重叠。第十一栅结构g11可以在第三方向z与多个第八线图案118重叠。例如，第一方向、第二方向和第三方向可以彼此垂直。

第十栅结构g10和第十二栅结构g12可以设置在第二栅结构g2和第四栅结构g4之间。第十栅结构g10和第十二栅结构g12可以在第一方向x上彼此间隔开，第四绝缘体154介于它们之间。

第三绝缘体153可以设置在第十一栅结构g11的第一侧壁上和第九栅结构g9的第二侧壁上。第四绝缘体154可以设置在第十二栅结构g12的第一侧壁上和第十栅结构g10的第二侧壁上。第三绝缘体153的一部分可以设置在第一鳍型图案101中。

例如，第三绝缘体153可以与多个第七线图案117中的每一个和多个第八线图案118中的每一个接触。

第三绝缘体153和第四绝缘体154可以包括绝缘材料。例如，第三绝缘体153和第四绝缘体154可以包括与场绝缘膜105相同的材料。

图13示出了第三绝缘体153和第四绝缘体154在第二方向y上具有不同宽度，但是本公开不限于此。第三绝缘体153和第四绝缘体154中的每一个可以根据需要而例如在第一方向x和/或第二方向y上具有均匀的宽度。

图14示出了第三绝缘体153是单层膜，但是本公开不限于此。例如，第三绝缘体153可以包括多个膜子层。

在下文中将参考图15和图16描述根据本公开的一些实施例的半导体器件。为简洁起见，可以省略或简化对上面已经描述的元件或特征的描述。

图15是根据本公开的一些实施例的半导体器件的布局图。图16是示出图15的区域ma2的放大图。

图15和图16的半导体器件类似于图7至图10的半导体器件，但是与图7至图10的半导体器件不同，不同之处在于多个第一线图案111在第二方向y上面向第一电力轨1001的第一表面s11和多个第三线图案113在第二方向y上也面向第一电力轨1001的第一表面s31可以不位于相同的xz平面上，而是可以位于不同的xz平面中。

参照图15和图16，第五距离ds5可以不同于第一距离ds1。

第一线图案111的第二表面s12和第三线图案113的第二表面s32可以不位于相同平面上。例如，第一线图案111的第二表面s12和第三线图案113的第二表面s32可以在不同的xz平面中。

第三线图案113的第一表面s31与多个第四线图案114的第二表面s42之间的距离可以是第五距离ds5。第三线图案113的第二表面s32与第四线图案114的第一表面s41之间的距离可以是第六距离ds6。

在一些实施例中，第一距离ds1可以大于第五距离ds5。第五距离ds5可以大于第六距离ds6。第六距离ds6可以大于第二距离ds2。

多个第九线图案119可以包括第一部分1191以及与第一部分1191平行/在第一方向x上连接到第一部分1191的第二部分1192。第九线图案119的第一部分1191在第二方向上可以具有宽度wy91。第九线图案119的第二部分1192在第二方向y上可以具有宽度wy92，宽度wy92可以小于宽度wy91。在一些实施例中，宽度wy91可以与第一线图案111在第二方向y上的宽度wy1相同，宽度wy92可以与第三线图案113在第二方向y上的宽度wy3相同。

例如，第一线图案111在第一方向x上的宽度wx1、多个第二线图案112在第一方向x上的宽度wx2、第三线图案113在第一方向x上的宽度wx3、第四线图案114在第一方向x上的宽度wx4以及第九线图案119在第一方向x上的宽度wx9可以基本相同。

在下文中将参考图17描述根据本公开的一些实施例的半导体器件。为简洁起见，可以省略或简化对上面已经描述的元件或特征的描述。

图17是根据本公开的一些实施例的半导体器件的布局图。

图17的半导体器件类似于图11和图12的半导体器件，但是与图11和图12的半导体器件不同，不同之处在于多个第一线图案111在第二方向y上面向第一电力轨1001的第一表面s11和多个第三线图案113在第二方向y也面向第一电力轨1001的第一表面s31不位于相同的xz平面上。例如，第一线图案111的第一表面s11可以位于与第三线图案113的第一表面s31不同的xz平面中。

参照图17，第五距离ds5可以不同于第一距离ds1。

多个第九线图案119可以设置在第一绝缘体151的两个侧壁上，但是本公开不限于此。例如，可以不提供第九线图案119。

在下文中将参考图18描述根据本公开的一些实施例的半导体器件。为简洁起见，可以省略或简化对上面已经描述的元件或特征的描述。

图18是根据本公开的一些实施例的半导体器件的布局图。

图18的半导体器件类似于图13和图14的半导体器件，但是与图13和图14的半导体器件不同，不同之处在于多个第一线图案111在第二方向y上面向第一电力轨1001的第一表面s11和多个第三线图案113在第二方向y上也面向第一电力轨1001的第一表面s31不位于相同的xz平面上。例如，第一线图案111的第一表面s11可以位于与第三线图案113的第一表面s31不同的xz平面中。

总结具体实施方式，本领域技术人员将理解，可以对优选实施例进行多种变化和修改而基本不脱离本公开的原理。因此，所公开的本公开优选实施例仅用于一般性和描述性意义，而不用于限制的目的。