一种用于SoC的无掺杂半导体器件及其制作方法

本发明涉及碳纳米管cmos集成电路工艺，特别涉及一种用于soc的无掺杂半导体器件及其制作方法。

背景技术：

随着集成电路技术节点向下2代到达16nm时，将会达到硅材料以及物理量子力学的极限。电子学的继续发展，迫切需要寻找新优势材料来代替硅材料，突破摩尔定律的极限。碳纳米管(cnts)具有超高的载流子迁移率和平均自由程、纳米尺度的管径，可以用来构建速度更快、功耗更低、尺寸更小的纳米场效应晶体管，因此碳纳米管(cnts)电子学被认为是最有可能取代硅基cmos器件、延续摩尔定律的未来信息技术之一。根据相关研究，虽然碳纳米管空穴型器件性能远优于相应尺度的硅基器件，但通过化学掺杂方法制备出的电子型器件性能远逊于硅基器件，半导体主流cmos技术无法通过碳纳米管材料得以实现。

通过控制源漏接触金属材料钪(sc)或钯(pd)可以达到选择性地向碳管注入电子或空穴，能够有效调控并制备高性能的n型与p型碳纳米管场效应晶体管。具体来说，采用pd作为源漏接触可以形成高性能p型碳纳米管fet，采用sc或者y作为源漏接触可以形成高性能n型碳纳米管fet，从而实现对晶体管极性的控制。整个制造过程无需任何掺杂，因此，称之为“无掺杂”(dopingfree)的碳纳米管cmos工艺。这种“无掺杂”的碳纳米管cmos器件的制造方法不同于当前主流的硅基集成电路，不用引入离子注入工艺，当在同一根碳纳米管上分别溅射pd电极和sc电极，两个pd电极之间的器件就是p型，两个sc电极之间的器件则是n型。这一方法能够直接实现对晶体管器件类型的调控，大大节省了工艺步骤，降低了生产成本。

当前，已经能够在实验室制作具有良好性能和低功耗的cntfet，在中国专利zl200810223905.x中公开了一种自对准栅结构纳米场效应晶体管及其制备方法，以一维半导体纳米材料作为导电通道，其两端分别是源、漏电极；用原子层沉积方式生长栅介质层，覆盖在源、漏电极之间，以及源、漏电极相对面的侧壁和部分源、漏电极上，其中实现了自对准工艺来制作并且能够通过自对准途径来制作cntfet。但是，当前的自对准工艺仍然存在一些不足，需要足够大的距离和间距来制作具有s/d接触，并且更大尺寸的器件尺寸导致更大的栅极覆盖面积以及更大的覆盖电容，影响器件的ac性能。因此需要一种更小器件面积和更小覆盖电容的，在传统cmos工艺中，通常需要进行高温掺杂和退火工艺，在进行三维器件集成时，上层高温工艺将破坏已完成的下层器件，而导致无法持续进行三维集成。

基于此，本发明提出一种可二维集成一个或多个具有无掺杂半导体沟道材料层的存储器件单元的平面存储器件以及将上述平面存储器件进一步与平面场效应晶体管进行三维集成的半导体器件结构，利用碳纳米管器件优良的器件性能以及无掺杂半导体器件无需进行高温掺杂退火工艺的优势，从而能够提供更大存储容量和更高的集成度。

技术实现要素：

本发明的目的是提高soc集成密度，本发明提出了一种具有更小器件面积和更小覆盖电容的场效应晶体管器件，同时提出了二维集成一个或多个具有无掺杂半导体沟道材料层的存储器件单元的平面存储器件和制作方法，以及平面或三维高密度soc集成电路与平面或三维nand或nor存储阵列集成的方法，具体内容如下。

本发明一方面提供了一种用于soc的无掺杂半导体器件，其包括平面存储器件，平面存储器件二维集成一个或多个具有无掺杂半导体沟道材料层的存储器件单元，其中平面存储器件全部为上述存储器件单元或包含部分上述存储器件单元。

优选地，soc还包含非存储单元，非存储单元包括数字、逻辑、模拟、数模混合或射频器件。

优选地，上述存储器件单元为nand或nor的存储单元。

优选地，无掺杂半导体沟道材料层选自碳纳米管或二维材料，其中二维材料选自mos2、mose2、bn、wse2、石墨烯或黑磷。

优选地，上述平面存储器件具有含有缓冲层或过渡层的衬底、无掺杂半导体沟道材料层、栅绝缘层以及位于栅绝缘层中的图案化源漏接触金属层，上述图案化源漏接触金属层中具有一个或多个由存储器件单元组成的平面存储器件或阵列。

优选地，上述存储器件单元包括位于上述栅绝缘层上的栅结构，上述栅结构由侧墙以及侧墙之间的电荷存储层、绝缘层、栅极金属和栅极盖帽层叠层构成。

本发明另一方面提供用于soc的无掺杂半导体器件的方法，具体步骤如下：

提供一含有缓冲层或过渡层的半导体衬底，在该半导体衬底上形成一无掺杂半导体沟道材料层、一栅绝缘层以及一绝缘层，对上述栅绝缘层和绝缘层进行图案化形成源漏通孔，在上述源漏通孔中沉积源漏接触金属并覆盖绝缘层，以绝缘层为停止层对上述沉积的源漏接触金属层进行化学机械抛光，然后去除绝缘层形成源漏接触金属图案；在上述源漏接触金属图案上形成一共形绝缘层，并通过各向异性刻蚀方法对去除源漏接触金属顶部绝缘层和底部栅绝缘层上覆盖的共形二氧化硅层，在上述图案化源漏接触金属层侧面形成侧墙；

在上述侧墙之间沉积电荷存储层、绝缘层、栅极金属、栅极盖帽层形成单个存储器件单元，然后进一步在其他区域形成存储器件单元以形成平面存储器件。

优选地，采用假栅工艺制作上述存储器件，具体步骤为：

半导体衬底上形成无掺杂半导体沟道材料层和栅绝缘层，并在其上形成侧墙及假栅结构，上述侧墙为通过ald形成的栅侧墙，将侧墙之间的栅绝缘层去除，并沉积源漏电极。

优选地，在上述平面存储器件上覆盖一层间介质层并对其进行图案化，随后在其上形成金属互连层。

本发明另一方面提供了一种一种用于soc的无掺杂半导体器件，其集成一个或多个平面场效应晶体管和一个或多个平面存储器件形成三维器件，上述平面存储器件具有无掺杂半导体沟道材料层。

优选地，上述平面存储器件全部为存储器件单元，或包含部分存储器件单元。

优选地，其中上述存储器件单元为nand或nor的存储单元。

优选地，上述三维器件的最下层为硅基平面场效应晶体管、具有无掺杂半导体沟道材料层的平面场效应晶体管或上述具有无掺杂半导体沟道材料层平面存储器件。

优选地，上述三维器件在上述最下层上集成有一个或多个上述平面场效应晶体管、一个或多个上述平面存储器件、一个或多个上述平面场效应晶体管和上述平面存储器件的混合集成。

优选地，上述平面场效应晶体管全部为场效应晶体管单元、或包含部分场效应晶体管单元，上述场效应晶体管单元优选为数字、逻辑、模拟、数模混合或射频器件。

优选地，上述无掺杂半导体沟道材料层选自碳纳米管或二维材料，其中二维材料选自mos2、mose2、bn、wse2、石墨烯或黑磷。

优选地，其上述平面场效应晶体管具有一含有缓冲层或其它过渡层的衬底、位于上述衬底上的无掺杂半导体沟道材料层、栅绝缘层以及位于栅绝缘层中的图案化源漏接触金属层，上述图案化源漏接触金属层中具有由场效应晶体管单元组成的上述平面单个场效应晶体管或其阵列。

优选地，上述场效应晶体管单元包括位于上述栅绝缘层上的栅结构，上述栅结构由侧墙以及侧墙之间的栅金属层和栅盖帽层叠层构成。

优选地，上述平面场效应晶体管上具有一层间介质层以及与上述平面场效应晶体管源漏极连接的金属互连层。

优选地，上述平面存储器件具有含有缓冲层或过渡层的衬底、无掺杂半导体沟道材料层、栅绝缘层以及位于栅绝缘层中的图案化源漏接触金属层，上述图案化源漏接触金属层中具有一个或多个由存储器件单元组成的平面存储器件或阵列。

优选地，上述存储器件单元包括位于上述栅绝缘层上的栅结构，上述栅结构由侧墙以及侧墙之间的电荷存储层、绝缘层、栅极金属和栅极盖帽层叠层构成。

优选地，上述平面存储器件上覆盖一层间介质层以及与上述平面存储器件源漏极连接的金属互连层。

优选地，上述栅绝缘层材料选自y2o3、hf2o3、al2o3或zro2。

优选地，上述源漏接触金属层选自tin、tan、co、mo、w、pd、pt、sc、y、er或者上述金属的不同类的叠层组合。

本发明的另一方面提出了一种制作上述用于soc的无掺杂半导体器件的方法，具体步骤为：提供一半导体衬底或硅基平面场效应晶体管，在其上形成具有无掺杂半导体沟道材料层的平面存储器件或平面场效应晶体管，在其上形成一层间介质层，然后在上述层间介质层上再形成另一层具有无掺杂半导体沟道材料层的平面场效应晶体管或平面存储器件，按照上述步骤形成多层平面存储器件和平面场效应晶体管周期性集成或混合性集成的三维芯片。

优选地，上述平面场效应晶体管的制作步骤包括：

提供一半导体衬底，半导体衬底包括氧化硅覆盖的单晶硅包括平坦表面或者是有刻蚀形成的凹陷表面；在该半导体衬底上依次形成一无掺杂半导体沟道材料层、一栅绝缘层以及一绝缘层，对上述栅绝缘层和绝缘层进行图案化形成源漏通孔，在上述源漏通孔中沉积源漏接触金属并覆盖上述绝缘层上一定高度，以绝缘层为停止层对上述源漏接触金属层进行化学机械抛光(cmp)，然后去除上述绝缘层形成源漏接触金属图案，在上述源漏接触金属图案上形成一共形绝缘层，并通过各向异性刻蚀方法对去除源漏接触金属顶部绝缘层和底部栅绝缘层上覆盖的共形绝缘层，在上述图案化源漏接触金属层侧面形成侧墙。

在上述侧墙之间沉积栅金属层和栅盖帽层形成场效应晶体管单元，如果平面内场效应晶体管单元之间没有绝缘隔离，则形成平面场效应晶体管。

优选地，还可以采用假栅工艺制作上述场效应晶体管器件，具体步骤为：

在半导体衬底上形成无掺杂半导体沟道材料层和栅绝缘层，并在其上形成侧墙及假栅结构，上述侧墙为通过ald形成的栅侧墙，将侧墙之间的栅绝缘层去除，并沉积源漏电极。

优选地，在上述平面场效应晶体管上覆盖一层间介质层并对其进行图案化，随后在其上形成金属互连层。

优选地，上述平面存储器件的制作步骤如下：

提供一含有缓冲层或过渡层的半导体衬底，在该半导体衬底上形成一无掺杂半导体沟道材料层、一栅绝缘层以及一绝缘层，对上述栅绝缘层和绝缘层进行图案化形成源漏通孔，在上述源漏通孔中沉积源漏接触金属并覆盖绝缘层，以绝缘层为停止层对上述沉积的源漏接触金属层进行化学机械抛光(cmp)，然后去除绝缘层形成源漏接触金属图案；在上述源漏接触金属图案上形成一共形绝缘层，并通过各向异性刻蚀方法对去除源漏接触金属顶部绝缘层和底部栅绝缘层上覆盖的共形二氧化硅层，在上述图案化源漏接触金属层侧面形成侧墙；

在上述侧墙之间沉积电荷存储层、绝缘层、栅极金属、栅极盖帽层形成单个存储器件单元，然后进一步在其他区域形成存储器件单元以形成平面存储器件。

优选地，采用假栅工艺制作上述存储器件，具体步骤为：

半导体衬底上形成无掺杂半导体沟道材料层和栅绝缘层(203’)，并在其上形成侧墙及假栅结构，上述侧墙为通过ald形成的栅侧墙，将侧墙之间的栅绝缘层去除，并沉积源漏电极。

优选地，在上述平面存储器件上覆盖一层间介质层并对其进行图案化，随后在其上形成金属互连层。

本发明提出了一种具有更小器件面积和更小重叠电容的场效应晶体管及其自对准制作方法，能够实现场效应晶体管和存储器件集成在同一芯片上，进一步flash存储器件和场效应晶体管(fet)可以集成为3dnand闪存阵列用于更大的容积。

附图说明

通过以下参照附图对本发明的用于soc的无掺杂半导体器件结构及其制作方法进行描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1在具有缓冲层的衬底上形成沟道层和绝缘层。

图2形成源漏接触孔。

图3沉积源漏接触金属。

图4平坦化源漏接触金属。

图5形成共形绝缘层。

图6各向异性刻蚀共形绝缘层。

图7沉积栅极金属层。

图8形成栅极盖帽层。

图9形成场效应晶体管集成器件。

图10形成ild并平坦化。

图11在源漏电极上形成通孔。

图12形成金属互联层。

图13沉积电荷存储层、电荷隔离绝缘层、栅金属层。

图14形成栅极盖帽层。

图15形成存储器件集成器件。

图16形成ild并平坦化。

图17在源漏电极上形成通孔。

图18形成金属互联层。

图19形成3d结构器件。

图20形成假栅结构。

图21沉积形成源漏极。

图22去除假栅极。

图23沉积电荷存储层。

图24沉积电荷隔离绝缘层。

图25沉积栅金属层。

图26沉积栅盖帽层。

具体实施方式

下面将参照附图详细说明本发明的实施方式。在各附图中，相同的元件采用相同的附图标记来表示，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“a直接在b上面”或“a在b上面并与之邻接”的表述方式。在本申请中，“a直接位于b中”表示a位于b中，并且a与b直接邻接，而非a位于b中形成的掺杂区中。

本发明提出了一种用于soc的无掺杂半导体器件，如图20所示，包括由层间介质层间隔的平面场效应晶体管和平面存储器件堆叠结构，上述平面场效应晶体管和平面存储器件集成一个或多个具有无掺杂半导体沟道材料层的场效应晶体管或存储器件单元。优选地，无掺杂半导体沟道材料层选自碳纳米管、或诸如mos2、mose2、bn、wse2、石墨烯、黑磷等二维材料，上述场效应晶体管单元为数字、逻辑、模拟或射频器件，上述存储器件单元为nand器件或者内嵌的nor器件。在一个实施例中，上述层叠结构上还进一步具有多个由层间介质层间隔的多个平面场效应晶体管。在另一个实施例中，上述层叠结构上还可以具有多个由层间介质层间隔的多个平面存储器件叠层。在其他的实施例中，还可以具有由层间介质层间隔的平面场效应晶体管和平面存储器件周期性交替的叠层结构。

其中，平面场效应晶体管不仅可以全部由场效应晶体管单元构成，也可以是包括单个场效应晶体管单元或多个场效应晶体管组成的阵列，还可以同时集成部分场效应晶体管单元和部分存储器件单元；同样地，平面存储器件中可以全部由存储器件单元构成，也可以是包括单个存储器件或多个存储器件组成的阵列，还可以同时集成部分存储器件单元和场效应晶体管单元。在另一个实施例中，可以在传统的cmos芯片上集成上述平面场效应晶体管和平面存储器件。

在一个实施例中，用于soc的无掺杂半导体器件可以包含一层平面存储器件和一个或多个非存储单元，该平面存储器件二维集成一个或多个具有无掺杂半导体沟道材料层的存储器件单元，上述存储器件单元可以为nand器件或者内嵌的nor器件，但并不限于此。非存储单元可以选自数字、逻辑、模拟、数模混合或射频器件。同样的，上述无掺杂半导体沟道材料层选自碳纳米管、或诸如mos2、mose2、bn、wse2、石墨烯、黑磷等二维材料。上述存储器件单元的结构与制作工艺与上述三维集成器件中存储器件单元的结构和制备工艺相同，具体可参见后续说明。

总之，本领域技术人员可以对平面场效应晶体管和平面存储器件的叠放顺序和数量根据需要进行设置，从而获得在一个芯片上同时形成平面场效应晶体管和平面存储器件的3d器件结构。

进一步地，平面场效应晶体管具有一衬底101、位于衬底101上的无掺杂半导体沟道材料层102、栅绝缘层103以及位于栅绝缘层103中的图案化源漏接触金属层，图案化源漏接触金属层中具有由场效应晶体管单元组成的平面场效应晶体管。场效应晶体管单元包括位于栅绝缘层103上的栅结构，栅结构具有侧墙，并在侧墙之间具有栅金属层107和栅盖帽层108叠层。平面场效应晶体管上还具有一层间介质层109以及与平面场效应晶体管源漏极连接的金属互连层。

进一步地，平面存储器件具有一衬底201、无掺杂半导体沟道材料层202、栅绝缘层203以及位于栅绝缘层203中的图案化源漏接触金属层，图案化源漏接触金属层中具有多个由存储器件单元组成的平面存储器件。存储器件单元包括位于栅绝缘层203上的栅结构，栅结构具有侧墙，并在侧墙之间具有由电荷存储层207、电荷隔离绝缘层208、栅极金属209和栅极盖帽层210构成的叠层。同时在平面存储器件上还覆盖一层间介质层209以及与平面存储器件源漏极连接的金属互连层。

上述栅绝缘层103或栅绝缘层203材料选自y2o3、hf2o3、al2o3或zro2。源漏接触金属层可选自tin、tan、co、mo、w、pd、pt、sc、y、er或者上述金属的不同类的叠层组合。

此外，本发明提出了一种制作上述soc的无掺杂半导体器件，首先提供一半导体衬底，在其上形成具有无掺杂半导体沟道材料层的平面存储器件或平面场效应晶体管，在其上形成一层间介质层，然后在上述层间介质层上形成另一个具有无掺杂半导体沟道材料层的平面场效应晶体管或平面存储器件，按照上述步骤周期性地形成多个平面存储器件和平面场效应晶体管集成的三维器件。在一个实施例中，在半导体衬底上首先形成一平面场效应晶体管，然后在其上形成一层间介质层，随后再形成一平面存储器件，后续再周期性形成三维器件结构。在另一实施例中，在半导体衬底上首先形成一平面存储器件，然后形成层间介质层，随后再形成一平面场效应晶体管，后续再周期性形成三维器件结构。对多个平面存储器件和平面场效应晶体管进行集成时，其集成的排列顺序并无限制，本领域技术人员可根据三维器件制作的需要进行组合。

以下结合图1至图20对该制作方法进行详细描述。如图1所示，提供一半导体衬底101，并在其上分别形成无掺杂半导体沟道材料层102、栅绝缘层103以及绝缘层104，其中栅绝缘层103通过原子层沉积(ald)方式进行沉积，绝缘层104可通过包括物理气相沉积(pvd)、化学气相沉积(cvd)、等离子体增强化学气相沉积(pecvd)、原子层沉积(ald)，或其任何组合。

在本实施例中，半导体衬底101为具有sio2的平面si，上述无掺杂半导体沟道层102采用碳纳米管(cnt)，栅绝缘层103采用y2o3，绝缘层104为sio2。在其他实施例中，其中衬底101还可以选自具有蚀刻槽的si，本领域人员应当熟知在半导体衬底101上通常还生长一层缓冲层(图中未示出)，使得生长的无掺杂半导体沟道材料与衬底之间的晶格适配。无掺杂半导体沟道材料层102还可以选自碳纳米管、或诸如mos2、mose2、bn、wse2、石墨烯、黑磷等二维材料，栅绝缘层103可以为hf2o3、al2o3或zro2。绝缘层104可以选自si3n4或hf2o3。本领域技术人员可以根据本领域技术人员对各层材料进行自行组合。

进一步如图2所示，通过常规光刻工艺在绝缘层104上形成源漏图案，并以此为掩膜对sio2衬底进行蚀刻，并形成源漏通孔。然后进一步sio2图案为掩膜对栅绝缘层103进行刻蚀。

进一步如图3所示，上述步骤形成的通孔中沉积接触金属层105，该源漏接触金属层105选自可以选自tin、tan、co、mo、w、pd、pt、sc、y、er等金属或者上述金属的不同类的叠层组合，通过磁控溅射或电子束蒸发的方法生长上述源漏接触金属。该源漏接触金属层105与无掺杂半导体沟道材料层102接触，并覆盖绝缘层104上一定厚度，然后通过化学机械抛光(cmp)以绝缘层104为停止层进行平坦化，形成如图4所示结构。进一步去除绝缘层104之后，在源漏接触金属图案上形成一层共形二氧化硅绝缘层106，如图5所示。然后通过反应离子刻蚀(rie)对绝缘层105进行各向异性刻蚀，去除源漏接触金属顶部绝缘层105和底部栅绝缘层103上覆盖的共形二氧化硅层，在源漏接触金属层105侧面通过ald或pe-ald形成侧墙106，如图6所示。

在一个实施例中，如图7所示，首先在侧墙之间采用ald分别沉积栅金属层107，其中栅金属层107可以选自tin、tan、co、mo、w、pd、pt、sc、y、er等金属或者上述金属的不同类的叠层组合，接着通过pecvd沉积一层栅盖帽层108，如图8所示，栅盖帽层108可选自sio2或si3n4。通过以源漏接触金属层为停止层对栅盖帽层进行平坦化形成平面场效应晶体管，如图9所示。然后在场效应晶体管上继续沉积一层中间绝缘层(ild)109，并在其上形成源漏级金属接触孔图案，并在其上沉积金属互连层110，形成场效应晶体管，其中各场效应晶体管单元可以串联或并联，如图10-图12所示。场效应晶体管单元包括nmos单元和pmos单元。

在本实施例中，在上述形成的平面场效应晶体管上，进一步沉积半导体衬底201，无掺杂半导体沟道材料层202、栅绝缘层203以及位于栅绝缘层203中的图案化源漏接触金属层，后续进一步集成平面存储器件，如图13所示，在侧墙之间采用原子层沉积(ald)分别沉积电荷存储层207、绝缘层208、栅极金属209，其中电荷存储层207为氮化物或多晶硅，绝缘层208可以为高k介电材料或氧化物，栅极金属209可以选自tin、tan、co、mo、w、pd、pt、sc、y、er等，然后采用pecvd沉积一层栅极盖帽层210，栅极盖帽层210选自可选自sio2或si3n4，如图14所示。通过以源漏接触金属层为停止层对栅盖帽层进行平坦化形成平面存储器件单元，如图15所示。进一步如图16和图17所示，在平面存储器件上继续沉积一层中间绝缘层(ild)211，然后在其上形成源漏级金属接触孔图案，然后如图18所示并在其上沉积金属互连层212，形成平面存储器件，其中各存储器件单元之间可以串联或并联。在上述工艺形成的结构基础上，可进一步继续集成多个平面存储器件结构，如图19所示。

上述场效应晶体管器件或存储器件还可以采用假栅工艺来制作。在一个实施例中，采用假栅工艺进行存储器件的制作，具体如图20-图26所示。首先在半导体衬底201’上形成无掺杂半导体沟道材料层202’和栅绝缘层203’，并在其上形成侧墙及假栅结构，上述侧墙为通过原子层沉积(ald)，优选为pe-ald形成的栅侧墙，如图20所示。然后将侧墙之间的栅绝缘层去除，并沉积源漏电极205’，如图21所示。随后去除侧墙之间的假栅形成凹槽，然后凹槽中分别运用本领域常规的沉积工艺沉积栅金属层207’、电荷隔离绝缘层208’、栅金属层209’、栅盖帽层210’，随后采用图10和图12所示形成中间绝缘层和金属互连层形成场效应晶体管器件。

在另一个实施例中，采用假栅工艺形成场效应晶体管器件，与图20-22工艺相同，通过去除假栅结构后分别沉积栅极金属、盖帽层形成栅极结构，然后形成中间介质层和金属互连层形成存储器件，最终形成的存储器件与常规工艺形成的结构相同，如图15所示。

在另一个实施例中，可以在传统的cmos芯片上集成上述平面场效应晶体管和平面存储器件，因为传统cmos工艺会经过离子注入和高温退火工艺步骤，而采用无掺杂半导体沟道层不需要进行高温离子注入工艺，其工艺温度一般较低，在600℃以下，因此不会破坏下层已形成的器件，从而能够实现3d器件的集成。

在另一个实施例中，在平面存储器件上二维集成一个或多个具有无掺杂半导体沟道材料层的存储器件单元，其中存储器件单元的制作工艺与前述存储器件单元的制作工艺相同。同样地、也可以采用前述的假栅工艺进行存储器件单元的制作，从而形成二维平面存储器件。

基于上述工艺，本发明实现了一种采用无掺杂半导体沟道材料层的可将场效应晶体管与存储结构器件进行三维集成的半导体器件结构，利用无掺杂半导体器件无需进行高温掺杂退火工艺，从而能够提供更大存储容量和更高的集成度。

虽然，上文中已经用一般性说明、具体实施方式，对本发明作了详尽的描述，但在本发明基础上，可以对之作一些修改或改进，这对本领域技术人员而言是显而易见的。因此，在不偏离本发明精神的基础上所做的这些修改或改进，均属于本发明要求保护的范围。