嵌入式闪存的制备方法
【技术领域】
[0001] 本发明涉及半导体技术领域，尤其涉及一种嵌入式闪存的制备方法。
【背景技术】
[0002] 嵌入式闪存（Embedded-Flash)技术将闪存存储器电路嵌入到标准的逻辑或混合 电路工艺中，由于高效集成的优势，已被广泛应用到各种消费电子产品、工业应用、个人电 脑和有线通讯设备。
[0003] 因此，在嵌入式闪存的制备工艺中，需要保证逻辑电路工艺制程和闪存存储器工 艺制程之间互相不会影响。
【发明内容】
[0004] 本发明的目的在于，提供一种嵌入式闪存的制备方法，使得逻辑电路工艺制程和 闪存存储器工艺制程之间互相不会影响。
[0005] 为解决上述技术问题，本发明提供一种嵌入式闪存的制备方法，包括：
[0006] 提供半导体衬底，所述半导体衬底包括器件区和逻辑区，所述器件区包括闪存结 构和阻挡层，所述闪存结构位于所述器件区的部分所述半导体衬底的表面上，所述阻挡层 覆盖所述闪存结构以及所述器件区的所述半导体衬底；
[0007] 沉积栅极氧化层，所述栅极氧化层覆盖所述器件区以及所述逻辑区；
[0008] 沉积多晶硅层，所述多晶硅层覆盖所述栅极氧化层；
[0009] 去除所述器件区的所述栅极氧化层、所述多晶硅层以及所述阻挡层；
[0010] 沉积掩膜层，所述掩膜层覆盖所述器件区以及所述逻辑区；
[0011] 选择性刻蚀所述逻辑区表面的所述多晶硅层以及所述栅极氧化层，形成多晶硅栅 极，去除剩余的所述掩膜层。
[0012] 可选的，所述器件区和所述逻辑区之间有浅沟槽隔离结构。
[0013] 可选的，所述阻挡层为氮化硅。
[0014] 可选的，所述阻挡层的厚度为2000A-3000A。
[0015] 可选的，所述掩膜层为氮化硅、氧化硅，或者氮氧化硅。
[0016] 可选的，所述掩膜层的厚度为400A-600A。
[0017] 可选的，所述逻辑区包括源极和漏极，所述源极和所述漏极位于所述多晶硅栅极 两侧的所述半导体衬底的表面。
[0018] 可选的，所述器件区包还包括接触电极和栅极叠加层，所述接触电极位于所述闪 存结构两侧的部分所述半导体衬底的表面，所述栅极叠加层覆盖所述接触电极以及剩余的 所述半导体衬底，所述阻挡层覆盖所述栅极叠加层以及所述闪存结构。
[0019] 可选的，去除所述掩膜层之后，形成保护层，所述保护层覆盖所述逻辑区以及所述 闪存结构。
[0020] 可选的，刻蚀去除所述栅极叠加层，去除所述保护层。
[0021] 本发明提供的嵌入式闪存的制备方法中，在刻蚀形成所述多晶硅栅极时，所述掩 膜层保护所述器件区不受所述逻辑区工艺制程的影响；在去除所述接触电极时，所述保护 层覆盖所述逻辑区，保护所述逻辑区不受所述器件区工艺制程的影响。
【附图说明】
[0022] 图1为本发明一实施例中嵌入式闪存制备方法的流程图；
[0023] 图2a_2f为本发明一实施例嵌入式闪存制备过程中各步骤对应的半导体结构的 剖面图。
【具体实施方式】
[0024] 下面将结合示意图对本发明的嵌入式闪存的制备方法进行更详细的描述，其中表 示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然 实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而 并不作为对本发明的限制。
[0025] 在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要 求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非 精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
[0026] 本发明的核心思想在于，提供一种嵌入式闪存的制备方法，在刻蚀形成所述多晶 硅栅极时，所述掩膜层保护所述器件区不受所述逻辑区工艺制程的影响；在去除所述接触 电极时，所述保护层覆盖所述逻辑区，保护所述逻辑区不受所述器件区工艺制程的影响，使 得闪存工艺制程与逻辑电路工艺制程之间相互不会影响。
[0027] 下文结合图1以及图2a_2f对本发明的嵌入式闪存的制备方法进行具体说明。
[0028] 执行步骤S1，参考图2a所示，提供半导体衬底10,所述半导体衬底10包括器件区 11和逻辑区12,所述器件区11与所述逻辑区12之间通过浅沟槽隔离结构13隔开。所述 器件区11包括闪存结构14和阻挡层16,所述闪存结构14位于所述器件区11的部分所述 半导体衬底10的表面上，所述阻挡层16覆盖所述闪存结构14以及所述器件区11的所述 半导体衬底10。在本实施例中，所述阻挡层16为氮化硅，并且根据需要所述阻挡层16的厚 度可以为2000A-3000A。
[0029] 较佳的，所述器件区11还包括有接触电极15和栅极叠加层17,所述接触电极15 位于所述闪存结构14两边的部分所述半导体衬底的表面，所述栅极叠加层17覆盖所述接 触电极以及剩余的部分所述半导体衬底，所述栅极叠加层17由下往上依次包括隧穿氧化 层、浮栅层、控制栅介电层以及控制栅层（图中为示出），控制栅介电层由氧化硅、氮化硅和 氧化硅三层结构组成。所述阻挡层16用于在对所述闪存结构14进行处理时，保护所述接 触电极15和栅极叠加层17。例如，可以进行一次光刻、曝光、显影等工艺，去除所述闪存结 构14上的所述阻挡层16,而保留所述栅极叠加层17上的所述阻挡层16,避免进行闪存结 构14的工艺时影响接触电极15以及栅极叠加层17。在本发明中，所述阻挡层16可以覆盖 整个所述器件区11，也可以仅覆盖所述栅极叠加层17,用于保护所述接触电极15。
[0030] 可以理解的是，所述逻辑区12中还包括有源极23、漏极24,以及浅沟槽隔离结构 13。所述浅沟槽隔离结构用于后续用于隔离所述逻辑区12中的形成的MOS晶体管。
[0031] 执行步骤S2,沉积栅极氧化层21，所述栅极氧化层21覆盖所述器件区11以及所 述逻辑区12。
[0032]执行步骤S3,沉积多晶硅层22,所述多晶硅层22覆盖所述栅极氧化层21。
[0033] 执行步骤S4,参考图2b所示，去除所述器件区11的所述栅极氧化层21、所述多晶 硅层22以及所述阻挡层16。在本实施例中，仅保留所述逻辑区12上的所述栅极氧化层21 和所述多晶硅层22。所述栅极氧化层21与所述多晶硅层22用于形成所述逻辑区12的控 制栅极。
[0034] 在对所述器件区11进行闪存工艺制程时，所述逻辑区12中的所述多晶硅层22可 以防止逻辑区12中的NMOS晶体管的结构受到影响。例如，在去除所述阻挡层16的过程 中，需要将整个