里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
[0041]为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0042]下面，参照图1A-图1G以及图2来描述本发明实施例提出的半导体器件的制造方法一个示例性方法的详细步骤。其中，图1A至IG为本发明实施例的一种半导体器件的制造方法的相关步骤形成的图形的示意性剖视图；图2为本发明实施例的一种半导体器件的制造方法的一种示意性流程图。
[0043]本实施例的一种半导体器件的制造方法，包括如下步骤:
[0044]步骤Al:提供包括半导体衬底100、位于半导体衬底100的内核阵列区的晶体管1010和外围区的晶体管1020、位于半导体衬底100上的层间介电层101、位于层间介电层101内的用于连接磁隧道结(MTJ)的第一金属插塞1011、以及位于层间介电层101之上的金属间介电层102的前端器件，如图1A所示。
[0045]其中，该前端器件采用标准CMOS工艺制备而来。该前端器件还可以包括位于层间介电层101内的除第一金属插塞1011之外的其他金属插塞、位于金属介电层102内的连接层间介电层101内的除金属插塞1011之外的其他金属插塞的导电插塞以及其他组件，在此并不进行限定。
[0046]示例性地，在本实施例中，形成用于连接磁隧道结(MTJ)的第一金属插塞1011的方法包括如下步骤:在层间介电层101内形成接触孔(Via)，在接触孔内沉积钨金属材料并进行CMP (化学机械抛光)。形成位于金属介电层102内的连接层间介电层101内的除第一金属插塞1011之外的其他金属插塞的导电插塞的方法可以包括:在金属间介电层102内刻蚀形成接触孔，在接触孔内依次形成阻挡层、种子层和铜层，并进行CMP。
[0047]步骤A2:在金属间介电层102上形成第一介电阻挡层1031，形成位于第一介电阻挡层1031与金属间介电层102内的用于连接第一金属插塞1011的第二金属插塞104,也就是，第二金属插塞104贯穿第一介电阻挡层1031与金属间介电层102并与第一金属插塞1011相连，如图1B所示。
[0048]示例性地，步骤A2包括如下步骤:
[0049]步骤A201:在金属间介电层102上形成第一介电阻挡层1031。其中，第一介电阻挡层1031可以为氮化硅或其他合适的材料，形成第一介电阻挡层1031的方法可以为沉积法或其他合适的方法。
[0050]步骤A202:在第一介电阻挡层1031上依次沉积可灰化硬掩膜(AHM)和氮氧化硅薄膜。
[0051]步骤A203:利用所述可灰化硬掩膜(AHM)和氮氧化硅(S1N)薄膜作为掩膜进行刻蚀，在所述金属间介电层102内刻蚀形成过孔，剥离所述可灰化硬掩膜(AHM)。
[0052]显然，氮氧化硅薄膜与可灰化硬掩膜(AHM) —起被去除。
[0053]步骤A204:在过孔内沉积阻挡层材料和金属材料，并进行CMP处理以形成所述第二金属插塞104。其中，该金属材料可以为鹤金属或其他金属，CMP工艺停止于第一介电阻挡层1031的上方。
[0054]步骤A3:形成覆盖第一介电阻挡层1031的第二介电阻挡层1032，并在第二介电阻挡层1032内形成位于第二金属插塞104上方的接触孔10321，如图1C所示。
[0055]示例性地,步骤A3包括如下步骤:
[0056]步骤A301:在第一介电阻挡层1031沉积第二介电阻挡层1032。其中，第二介电阻挡层1032可以为氮化硅或其他合适的材料。
[0057]步骤A302:在第二介电阻挡层1032上沉积可灰化硬掩膜(AHM)和氮氧化硅薄膜。
[0058]步骤A303:利用光刻胶对所述可灰化硬掩膜(AHM)和氮氧化硅(S1N)薄膜进行图形化，利用图形化的可灰化硬掩膜(AHM)和氮氧化硅(S1N)薄膜对第二介电阻挡层1032进行刻蚀以形成接触孔10321，剥离所述可灰化硬掩膜(AHM)。
[0059]其中，利用光刻胶对所述可灰化硬掩膜(AHM)和氮氧化硅(S1N)薄膜进行图形化可以采用干法刻蚀的方法。
[0060]显然，氮氧化硅薄膜与可灰化硬掩膜(AHM) —起被去除。
[0061]步骤A4:在接触孔10321内形成连接第二金属插塞104的导电连接层105，如图1D所示。
[0062]示例性地，导电连接层105的材料为TiN、TaN或其他合适的金属。
[0063]步骤A4可以通过如下步骤实现:
[0064]步骤A401:在第二介电阻挡层1032上沉积导电薄膜以完全覆盖接触孔10321 ；
[0065]步骤A402:通过CMP去除导电薄膜位于第二介电阻挡层1032之上的部分，以形成导电连接层105。
[0066]在步骤A402之后，还可以包括对导电连接层105的表面缺陷(defect)进行检查以及对导电连接层105的厚度进行检测的步骤。
[0067]显然，步骤A4与标准CMOS工艺的后段制程(BEOL)是兼容的。
[0068]步骤A5:在第二介电阻挡层1032上形成位于导电连接层105上方并与所述导电连接层105接触连接的磁隧道结(MTJ)。
[0069]示例性地，步骤A5包括如下步骤:
[0070]步骤A501:在第二介电阻挡层1032上依次形成磁隧道结材料层1060、第一导电硬掩膜层1070和第二导电硬掩膜层1080，如图1E所示。
[0071]其中，形成磁隧道结材料层1060的方法可以为物理气相沉积法(PVD)或其他方法。形成第一导电硬掩膜层1070的方法与形成第二导电硬掩膜层1080的方法均可以为沉积法或其他合适的方法。磁隧道结材料层1060可以为各种可用于制造磁隧道结的材料。第一导电硬掩膜层1070的材料可以为Ta、Ti或其他合适的材料；第二导电硬掩膜层1080的材料可以为TiN、TaN或其他合适的材料。显然，形成第一导电硬掩膜层1070的方法与形成第二导电硬掩膜层1080的方法是与标准CMOS工艺的后段制程(BEOL)兼容的。
[0072]在步骤A501之后，还可以包括进行表面缺陷(defect)扫描(scan)的步骤，以检测硬掩膜层(第一导电硬掩膜层1070、第二导电硬掩膜层1080)是否存在缺陷以及是否具有因磁隧道结材料层1060自身的缺陷导致的硬掩膜层缺陷。
[0073]步骤A502:对第二导电硬掩膜层1080进行刻蚀，去除第二导电硬掩膜层1080除位于导电连接层105上方的部分108以外的部分，也就是说，保留所述第二导电硬掩膜层位于所述导电连接层上方的部分，如图1F所示。
[0074]示例性地，步骤A502包括如下步骤:
[0075]步骤A5021:在第二导电硬掩膜层1080沉积可灰化硬掩膜和氮氧化硅薄