一种制作半导体器件的方法
【技术领域】
[0001]本发明涉及半导体制造工艺，尤其涉及一种在后高K/金属栅极技术中分别制作CMOS器件结构的方法。
【背景技术】
[0002]集成电路(IC)尤其是超大规模集成电路中的主要器件是金属氧化物半导体场效应晶体管(M0S)，随着半导体集成电路工业技术日益的成熟，超大规模的集成电路的迅速发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小。对于具有更先进的技术节点的CMOS而言，后高K/金属栅极(high-k and metal gate last)技术已经广泛地应用于CMOS器件中，以避免高温处理工艺对器件的损伤。传统的平面半导体器件技术受到物理限制并且很难满足具有缩小沟槽的半导体器件的性能，但是FinFET技术中的三栅(tr1-gate)工艺能够获得良好的器件性能。
[0003]在现有的后高K/后金属栅极(high-K&gate last)技术中，在形成金属栅极沟槽之后在金属栅极沟槽中沉积形成高K介电层和覆盖层，这将不利于金属栅极薄膜堆叠结构的形成。具体地，去除NMOS区域和PMOS区域中的虚拟栅极和虚拟栅极氧化层以形成金属栅极沟槽，在NMOS区域和PMOS区域中的金属栅极沟槽沉积形成高K介电层和覆盖层。如果分别形成NMOS区域和PMOS区域中的金属栅极结构，在NMOS金属栅极和PMOS金属栅极的边缘会形成高K介电层，这将产生高栅极电阻。如果同时形成NMOS区域和PMOS区域中的金属栅极结构，将面临着执行双功函数金属栅极工艺以分别满足PMOS金属栅极的功函数金属层和NMOS金属栅极的功函数金属层的要求，这将导致形成金属栅极薄膜堆叠结构工艺和填充工艺变复杂。
[0004]如图1A-1F所示，为根据现有的技术制作后HK/后MG结构的半导体器件的横截面示意图，IA所示，半导体衬底100包括PMOS区域和NMOS区域，在半导体衬底100上形成有虚拟栅极101A、101B，在虚拟栅极101A、101B的两侧形成侧墙102，在半导体衬底上层间介电层103，执行化学机械研磨(CMP)使得层间介电层和虚拟栅极结构的顶部齐平。
[0005]如图1B所示，去除PMOS区域和NMOS区域中的虚拟栅极101A、101B中，以露出半导体衬底100和侧墙102，形成金属栅极沟槽104AU04B。在刻蚀过程中，侧墙102用于保护金属栅极沟槽104A、104B的侧壁。
[0006]如图1C所示，在金属栅极沟槽104A、104B的底部形成界面层，在半导体衬底100上依次形成高K介电层105、覆盖层106、阻挡层107和P型功函数金属层108，在P型功函数金属层108上形成牺牲层109，牺牲层109用于填充金属栅极沟槽104AU04B，在牺牲层109上形成光刻胶层110。
[0007]如图1D所示，采用光刻工艺处理光刻胶层110以形成图案化的光刻胶层110’，根据图案化的光刻胶层110’去除NMOS区域中的牺牲层和P型功函数金属层。去除图案化的光刻胶层110’，以及去除位于层间介电层103上的牺牲层
[0008]如图1E所示，在半导体衬底100上形成牺牲层111和图案化的光刻胶层112，根据图案化的光刻胶层112回刻蚀去除PMOS区域中的牺牲层和位于PMOS区域金属栅极沟槽104A顶部附近的P型功函数金属层108。去除牺牲层111和图案化的光刻胶层112
[0009]如图1F所示，在半导体衬底100上依次形成N型功函数金属层和金属电极层，以填充金属栅极沟槽104AU04B。执行化学机械研磨以形成金属栅极113AU13B。
[0010]因此，需要一种新的制作半导体器件方法，以解决现有技术中的问题，提高半导体器件的性能和良品率。
【发明内容】
[0011]在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0012]为了解决现有技术中存在的问题，本发明提出了一种制作半导体器件的方法，包括:提供具有第一区域和第二区域的半导体衬底，所述第一区域包括第一虚拟栅极，所述第二区域包括第二虚拟栅极，其中所述第一虚拟栅极包括第一虚拟栅极材料层和第一虚拟栅极氧化层，所述第二虚拟栅极包括第二虚拟栅极材料层和第二虚拟栅极氧化层；去除所述第一区域中的所述第一虚拟栅极，以在所述第一区域中形成第一沟槽；在所述半导体衬底上依次形成高K介电层、覆盖层、阻挡层、P型功函数金属层和金属电极层；执行平坦化工艺以露出所述层间介电层；去除所述第二区域中的所述第二虚拟栅极，以在所述第二区域中形成第二沟槽；在所述半导体衬底上依次形成高K介电层和牺牲层；回刻蚀去除位于所述层间介电层上以及部分的位于所述第二沟槽中的所述牺牲层；刻蚀去除位于所述层间介电层上以及部分的位于所述第二沟槽顶部附近的所述高K介电层；去除位于所述第二沟槽中剩余的所述牺牲层；在所述第二沟槽的底部和侧壁上依次形成覆盖层、阻挡层、N型功函数金属层和金属电极层；执行平坦化工艺。
[0013]本发明还提出了另一种制作半导体器件的方法，包括:提供具有第一区域和第二区域的半导体衬底，所述第一区域包括第一虚拟栅极，所述第二区域包括第二虚拟栅极；去除所述第一区域中的所述第一虚拟栅极，以在所述第一区域中形成第一沟槽；在所述半导体衬底上依次沉积形成高K介电层、覆盖层、阻挡层、P型功函数金属层和金属电极层；执行平坦化工艺以露出所述层间介电层；去除所述第二区域中的所述第二虚拟栅极，以在所述第二区域中形成第二沟槽；在所述半导体衬底上依次形成高K介电层、覆盖层、阻挡层和牺牲层；回刻蚀去除位于所述层间介电层上以及部分的位于所述第二沟槽中的所述牺牲层；刻蚀去除位于所述层间介电层上以及部分的位于所述第二沟槽顶部附近的所述高K介电层、所述覆盖层和所述阻挡层；去除位于所述第二沟槽中剩余的所述牺牲层；在所述第二沟槽的底部和侧壁上依次形成N型功函数金属层和金属电极层；执行平坦化工艺。
[0014]优选地，所述第一区域为PMOS区域，所述第二区域为NMOS区域。
[0015]优选地，所述半导体衬底和所述高K介电层之间还形成有界面层，所述界面层的材料为热氧化层、氮的氧化物层或化学氧化层，所述界面层的厚度范围为5埃至10埃。
[0016]优选地，所述牺牲层的材料为非晶硅或者非晶硅化物，采用ALD或者CVD形成所述牺牲层。
[0017]优选地，采用湿法刻蚀或者干法刻蚀或者干-湿混合刻蚀去除所述第一虚拟栅极氧化层和所述第二虚拟栅极氧化层。
[0018]优选地，所述干法刻蚀包括在离子气体进入反应腔室内之前采用远程等离子体工艺或者微波工艺形成所述离子气体。
[0019]优选地，采用湿法刻蚀或者在反应腔室内没有等离子体的干法刻蚀去除所述牺牲层。
[0020]优选地，采用干法刻蚀或者湿法刻蚀或者干-湿混合刻蚀所述高K介电层。
[0021 ] 优选地，采用干法刻蚀或者湿法刻蚀或者干-湿混合刻蚀所述高K介电层、所述覆盖层和所述阻挡层。
[0022]综上所述，根据本发明的方法提出了采用牺牲层以实现形成NMOS金属栅极结构和PMOS金属栅极结构。在形成有牺牲层的条件下，NMOS金属栅极或者PMOS金属栅极的边缘没有隔离层，例如氧化物层或者高K介电层。在本发明的制作方法中可以先形成PMOS金属栅极结构再形成NMOS金属栅极结构,还可以先形成NMOS金属栅极结构再形成PMOS金属栅极结构。
【附图说明】
[0023]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
[0024]图1A-1F为根据现有技术制作具有后HK/后MG结构的半导体器件的剖面结构示意图；
[0025]图2A-2H为根据本发明一个实施方式制作具有后HK/后MG结构的半导体器件相关步骤所获得的器件的剖面结构示意图；
[0026]图3为根据本发明一个实施方式制作具有后HK/后MG结构的半导体器件的工艺流程图；
[0027]图4A-4H为根据本发明另一个实施方式制作具有后HK/后MG结构的半导体器件相关步骤所获得的器件的剖面结构示意图；
[0028]图5为根据本发明另一个实施方式制作具有后HK/后MG结构的半导体器件的工艺流程图。
【具体实施方式】
[0029]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0030]为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明的方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0031]应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附