度范围可为700?750摄氏度；反应腔内压力可为250?350mTorr，如300mTorr ;所述反应气体中还可包括缓冲气体，所述缓冲气体可为氦气(He)或氮气,所述氦气和氮气的流量范围可为5?20升/分钟(slm)，如8slm、1slm 或 15slm。
[0088]然后，对所述虚拟栅极材料层402和虚拟栅极氧化层401进行蚀刻，以得到虚拟栅极403A、403B，具体地，在本发明的实施例中，首先在所述虚拟栅极材料层上形成图案化的光刻胶层，所述光刻胶层定义了所述虚拟栅极的形状以及关键尺寸的大小，以所述光刻胶层为掩膜蚀刻所述虚拟栅极材料层402和虚拟栅极氧化层401，形成虚拟栅极403A、403B，所述虚拟栅极403A、403B包括虚拟栅极氧化层401A、401B和虚拟栅极材料层402A、402B，可以选择干法刻蚀、湿法刻蚀或者干-湿混合刻蚀虚拟栅极材料层和虚拟栅极氧化层以形成虚拟栅极，其中所述刻蚀工艺停止虚拟栅极材料层下方的虚拟栅极氧化层，以保证没有损耗PMOS区域和NMOS区域中的虚拟栅极氧化层。然后去除所述光刻胶层，所述光刻胶层的去除方法可以选用氧化灰化法，还可以选用本领域中常用的其他方法，在此不再赘述。
[0089]然后在所述虚拟栅极结构403A、403B上形成间隙壁404，所述栅极间隙壁404可以为Si02、SiN、Si0CN中一种或者它们组合构成。作为本实施例的一个优化实施方式，所述栅极间隙壁404为氧化硅、氮化硅共同组成，具体工艺为:在半导体衬底上形成第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用蚀刻方法形成栅极间隙壁。所述栅极间隙壁的厚度为5-50nm。
[0090]沉积层间介电层405 (ILD)于半导体衬底400和虚拟栅极403A、403B上。所述层间介电层405可为氧化硅层，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，层间介电层也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，S0G)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。
[0091]沉积层间介电层405之后，还可以进一步包含一平坦化步骤，可以使用半导体制造领域中常规的平坦化方法来实现表面的平坦化。该平坦化方法的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。化学机械抛光平坦化方法更常用。所述平坦化步骤停止于所述虚拟栅极403A、403B上。
[0092]在层间介电层405和虚拟栅极403A、403B上形成图案化的光刻胶层406，图案化的光刻胶层406覆盖NMOS区域露出PMOS区域。
[0093]如图4B所示，根据图案化的光刻胶层406去除PMOS区域中的虚拟栅极材料层402A和虚拟栅极氧化层401A以形成金属栅极沟槽407，具体地，在本发明一实施例中选用干法蚀刻或者湿法蚀刻或者干-湿混合刻蚀以去除PMOS区域中的虚拟栅极材料层402A和虚拟栅极氧化层401A以形成金属栅极沟槽407。其中，在采用干法刻蚀去除虚拟栅极氧化层401A，所述干法刻蚀包括在反应气体金属反应腔室内之前采用远程等离子体(remoteplasma)工艺或者微波(microwave)工艺形成离子气体，以避免对半导体衬底产生等离子体损伤。
[0094]当选用干法蚀刻时，可以选用HBr作为主要蚀刻气体；还包括作为刻蚀补充气体的O2或Ar，其可以提高刻蚀的品质。或者选用湿法蚀刻，选用湿法蚀刻时，选用KOH和四甲基氢氧化氨(TMAH)中的一种或者多种，在本发明选用KOH进行蚀刻，在本发明中优选质量分数为5-50%的KOH进行蚀刻，同时严格控制该蚀刻过程的温度，在该步骤中优选蚀刻温度为 20-60 °C。
[0095]采用灰化工艺去除图案化的光刻胶层406，以露出层间介电层405和NMOS区域中的虚拟栅极403B。
[0096]如图4C所示，在所述PMOS区域的所述金属栅极沟槽407的底部半导体衬底400上沉积形成界面层(IL)。IL层的可以为热氧化物层、氮的氧化物层、化学氧化物层或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成界面层。界面层的厚度范围为5埃至10埃。
[0097]示例性地，界面层的材料为热氧化物层，可以采用本领域技术人员所习知的氧化工艺例如炉管氧化、快速热退火氧化(RT0)、原位水蒸气氧化(ISSG)等高温工艺形成热氧化物层。采用高温工艺形成热氧化物层的温度为600°C至1000°C，形成的热氧物层的厚度为3埃至8埃。
[0098]金属栅极沟槽407的底部及层面上沉积高K (HK)介电层408，高K电介质的材料可以选择为但不限于 LaO、BaZrO,A10,HfZrO、HfZrON、HfLaO,HfS1N,HfS1,LaS1、AlS1、HfTaO, HfT1, (Ba, Sr) T13 (BST)、A1203、Si3N4、氮氧化物或者其他适合的材料。可以采用CVD、ALD或者PVD等适合的工艺形成高K介电层。高K介电层的厚度范围为10埃至30埃。
[0099]在高K介电层408上形成覆盖层409，覆盖层409的材料可以为La2O3、AL2O3、Ga2O3、In203、Mo0、Pt、Ru、TaCN0、Ir, TaC, MoN, WN, TixN1^x 或者其他适合的薄膜层。可以采用 CVD、ALD或者PVD等适合的工艺形成覆盖层。覆盖层的厚度范围为5埃至20埃。在覆盖层409上沉积形成阻挡层410，阻挡层的材料可以选择为但不限于TaN、Ta、TaAl或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成阻挡层。阻挡层的厚度范围为5埃至20埃。在阻挡层410上形成P型功函数金属层411，P型功函数金属层为PMOS功函数金属可调层，P型功函数金属层(PWF)的材料可以选择为但不限于TixN1- TaC, MoN, TaN或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成P型功函数金属层。P型功函数金属层的厚度范围为10埃至580埃。在P型功函数金属层411上形成金属电极层412，金属电极层412的材料可以选择为但不限于Al、W或者其他适合的薄膜层，金属电极层的材料优选W。可以采用CVD、ALD或者PVD等适合的工艺形成金属电极层。在采用上述工艺形成金属电极层的过程中没有空洞的形成。在半导体衬底400的PMOS区域中形成金属栅极结构413A。
[0100]如图4D所示，执行平坦化工艺去除位于层间介电层405上的高K介电层、覆盖层、阻挡层、P型功函数金属层和金属电极层，以使金属栅极结构413A、层间介电层405和虚拟栅极403B的顶部齐平。可以采用化学机械研磨和回刻蚀工艺执行所述平坦化工艺。
[0101]在层间介电层405和金属栅极结构413A上形成图案化的光刻胶层414，图案化的光刻胶层414覆盖PMOS区域露出NMOS区域。
[0102]根据图案化的光刻胶层414去除NMOS区域中的虚拟栅极材料层402B和虚拟栅极氧化层401B以形成金属栅极沟槽415，具体地，在本发明一实施例中选用干法蚀刻或者湿法蚀刻或者干-湿混合刻蚀以去除NMOS区域中的虚拟栅极材料层402B和虚拟栅极氧化层401B以形成金属栅极沟槽415。其中，在采用干法刻蚀去除虚拟栅极氧化层401B，所述干法刻蚀包括在反应气体金属反应腔室内之前采用远程等离子体(remoteplasma)工艺或者微波(microwave)工艺形成离子气体，以避免对半导体衬底产生等离子体损伤。
[0103]当选用干法蚀刻时，可以选用HBr作为主要蚀刻气体；还包括作为刻蚀补充气体的O2或Ar，其可以提高刻蚀的品质。或者选用湿法蚀刻，选用湿法蚀刻时，选用KOH和四甲基氢氧化氨(TMAH)中的一种或者多种，在本发明选用KOH进行蚀刻，在本发明中优选质量分数为5-50%的KOH进行蚀刻，同时严格控制该蚀刻过程的温度，在该步骤中优选蚀刻温度为 20-60 °C。
[0104]采用灰化工艺去除图案化的光刻胶层414，以露出层间介电层405和PMOS区域中的金属栅极结构413A。
[0105]如图4E所示，在NMOS区域中的金属沟槽栅极415的底部形成界面层(IL)。IL层的可以为热氧化物层、氮的氧化物层、化学氧化物层或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成界面层。界面层的厚度范围为5埃至10埃。
[0106]示例性地，界面层的材料为热氧化物层，可以采用本领域技术人员所习知的氧化工艺例如炉管氧化、快速热退火氧化(RT0)、原位水蒸气氧化(ISSG)等高温工艺形成热氧化物层。采用高温工艺形成热氧化物层的温度为600°C至1000°C，形成的热氧物层的厚度为3埃至8埃。
[0107]在半导体衬底400上形成高K(HK)介电层416,具体的,在层间介电层405、金属栅极沟槽415的底部及侧壁上沉积高K (HK)介电层416，高K电介质的材料可以选择为但不限于 LaO、BaZrO, A10、HfZrO, HfZrON, HfLaO, HfS1N, HfS1, LaS1, AlS1, HfTaO, HfT1,(Ba，Sr) T13 (BST)、A1203、Si3N4、氮氧化物或者其他适合的材料。可以采用CVD、ALD或者PVD等适合的工艺形成高K介电层。高K介电层的厚度范围为10埃至30埃。在高K介电层416沉积形成覆盖层417，覆盖层417的材料可以为La203、AL203