部齐平。可以采用化学机械研磨和回刻蚀工艺执行所述平坦化工艺。
[0055]在层间介电层205和金属栅极结构213A上形成图案化的光刻胶层214，图案化的光刻胶层214覆盖PMOS区域露出NMOS区域。
[0056]根据图案化的光刻胶层214去除NMOS区域中的虚拟栅极材料层202B和虚拟栅极氧化层201B以形成金属栅极沟槽215，具体地，在本发明一实施例中选用干法蚀刻或者湿法蚀刻或者干-湿混合刻蚀以去除NMOS区域中的虚拟栅极材料层202B和虚拟栅极氧化层201B以形成金属栅极沟槽215。其中，在采用干法刻蚀去除虚拟栅极氧化层201B，所述干法刻蚀包括在反应气体金属反应腔室内之前采用远程等离子体(remote plasma)工艺或者微波(microwave)工艺形成离子气体，以避免对半导体衬底产生等离子体损伤。
[0057]当选用干法蚀刻时，可以选用HBr作为主要蚀刻气体；还包括作为刻蚀补充气体的O2或Ar，其可以提高刻蚀的品质。或者选用湿法蚀刻，选用湿法蚀刻时，选用KOH和四甲基氢氧化氨(TMAH)中的一种或者多种，在本发明选用KOH进行蚀刻，在本发明中优选质量分数为5-50%的KOH进行蚀刻，同时严格控制该蚀刻过程的温度，在该步骤中优选蚀刻温度为 20-60 °C。
[0058]采用灰化工艺去除图案化的光刻胶层214，以露出层间介电层205和PMOS区域中的金属栅极结构213A。
[0059]如图2E所示，在NMOS区域中的金属沟槽栅极215的底部形成界面层(IL)。IL层的可以为热氧化物层、氮的氧化物层、化学氧化物层或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成界面层。界面层的厚度范围为5埃至10埃。
[0060]示例性地，界面层的材料为热氧化物层，可以采用本领域技术人员所习知的氧化工艺例如炉管氧化、快速热退火氧化(RT0)、原位水蒸气氧化(ISSG)等高温工艺形成热氧化物层。采用高温工艺形成热氧化物层的温度为600°C至1000°C，形成的热氧物层的厚度为3埃至8埃。
[0061]在半导体衬底200上形成高K(HK)介电层216,具体的,在层间介电层205、金属栅极沟槽215的底部及侧壁上沉积高K (HK)介电层216，高K电介质的材料可以选择为但不限于 LaO、BaZrO, A10、HfZrO, HfZrON, HfLaO, HfS1N, HfS1, LaS1, AlS1, HfTaO, HfT1,(Ba，Sr) T13 (BST)、A1203、Si3N4、氮氧化物或者其他适合的材料。可以采用CVD、ALD或者PVD等适合的工艺形成高K介电层。高K介电层的厚度范围为10埃至30埃。
[0062]接着，在半导体衬底200上形成牺牲层217，具体地，在NMOS区域中的金属栅极沟槽215沟槽的底部以及侧壁、所述层间介电层205、侧墙204、金属栅极结构213A上形成牺牲层217。牺牲层217的材料可以选择为但不限于有机材料(例如DU0，DUV Light AbsorbingOxide，深紫外线吸收氧化材料)、非晶碳或者其他适合的材料，所述牺牲层217的材料具有优良的填充沟槽的能力和很容易从沟槽中去除的性能。
[0063]然后，如图2F所示，回刻蚀去除位于层间介电层205上的牺牲层，再去除位于金属栅极沟槽215中的部分牺牲层以在NMOS区域中的金属栅极沟槽中剩余一定厚度的牺牲层217，。
[0064]如图2G所示，刻蚀去除位于层间介电层205上的高K介电层和位于NMOS区域金属栅极沟槽215顶部附近的高K介电层，以露出层间介电层205和金属栅极沟槽215的侧壁 204。
[0065]示例性地，采用干法蚀刻或者湿法蚀刻或者干-湿混合刻蚀以去除位于层间介电层205上的高K介电层和位于NMOS区域金属栅极沟槽215顶部附近的高K介电层。
[0066]如图2H所示，去除位于NMOS区域金属栅极沟槽215中剩余的牺牲层217’，以露出高K介电层。接着，在金属栅极沟槽215的底部以及侧面依次沉积形成覆盖层218，覆盖层218 的材料可以为 La2O3' AL2O3' Ga203、In2O3' MoO、Pt、Ru、TaCNO, Ir、TaC, MoN、WN、TixN1-X 或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成覆盖层。覆盖层的厚度范围为5埃至20埃。在覆盖层218上沉积形成阻挡层219，阻挡层的材料可以选择为但不限于TaN、Ta、TaAl或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成阻挡层。阻挡层的厚度范围为5埃至20埃。在阻挡层219上上依次沉积形成N型功函数金属层220和金属电极层221，NMOS功函数金属层220和金属电极层221覆盖半导体衬底。N型功函数金属层(NWF)为NMOS功函数金属可调层，N型功函数金属层的材料可以选择为但不限于TaCJiaUTixAlh或者其他适合的薄膜层。可以采用CVD、ALD或者PVD等适合的工艺形成N型功函数金属层。N型功函数金属层的厚度范围为10埃至80埃。金属电极层的材料可以选择为但不限于Al、W或者其他适合的薄膜层，金属电极层的材料优选W。可以采用CVD、ALD或者PVD等适合的工艺形成金属电极层。在采用上述工艺形成金属电极层的过程中没有空洞的形成。在半导体衬底200中NMOS区域和PMOS区域中形成金属栅极结构213B。
[0067]接着，执行化学机械研磨(CMP)工艺或者回刻蚀工艺以平坦化NMOS器件，去除位于层间介电层205上的覆盖层、阻挡层、金属电极层和N型功函数金属层，并且使NMOS区域中的金属栅极213B的顶部、PMOS区域中的金属电极213A的顶部、栅极间隙壁204和层间介电层205的顶部齐平。
[0068]参照图3，其中示出了本发明的一【具体实施方式】的工艺流程图，具体地包括以下步骤:
[0069]步骤301提供半导体衬底，所述半导体衬底包括PMOS区域和NMOS区域，所述半导体衬底具有阱和STI ；
[0070]步骤302在所述半导体衬底的PMOS区域和NMOS区域上形成第一虚拟栅极和第二虚拟栅极；
[0071]步骤303去除PMOS区域中的第一虚拟栅极，以形成第一金属栅极沟槽；
[0072]步骤304在第一金属栅极沟槽中形成第一金属栅极；
[0073]步骤305去除NMOS区域中的第二虚拟栅极，以形成第二金属栅极沟槽；
[0074]步骤306在半导体衬底上依次形成高K介电层和牺牲层，执行平坦化工艺露出层间介电层；
[0075]步骤307回刻蚀去除第二金属栅极沟槽中部分的牺牲层；
[0076]步骤308去除层间介电层和第二金属栅极沟槽顶部附近的高K介电层；
[0077]步骤309去除第二金属栅极沟槽中剩余的牺牲层，在第二金属栅极沟槽中形成第二金属栅极。
[0078]上述形成PMOS区域的金属栅极和NMOS区域中金属栅极的顺序可以互换。例如先去除所述NMOS虚拟栅极，沉积金属层形成NMOS金属栅极，接着去除所述PMOS虚拟栅极，采用牺牲层形成PMOS金属栅极。根据本发明制作的半导体器件在NMOS区域和PMOS区域的边界处具有由覆盖层、阻挡层和N型功函数金属层组成的三层金属层。
[0079]实施例2
[0080]下面将结合图4A-4H对本发明所述半导体器件的制备方法进行详细描述。首先参照图4A，提供半导体衬底400，所述半导体衬底400具有有源区；
[0081]具体地，在本发明的一【具体实施方式】中所述半导体衬底400可以是以下所提到的材料中的至少一种:硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SS0I)、绝缘体上层叠锗化硅(S-SiGeOI )、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。在本发明的一【具体实施方式】中优选绝缘体上娃(SOI),所述绝缘体上娃(SOI)包括从下往上依次为支撑衬底、氧化物绝缘层以及半导体材料层，但并不局限于上述示例。
[0082]在所述衬底中可以形成有掺杂区域和/或隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。
[0083]在本发明的一具体实施例中，半导体衬底400包括PMOS区域和NMOS区域。
[0084]接着，在所述半导体衬底400的PMOS区域和NMOS区域上形成虚拟栅极氧化层401。所述虚拟栅极氧化层401的厚度为20埃至100埃。可以采用热氧化工艺、CVD或者扩散炉形成虚拟栅极氧化层401，虚拟栅极氧化层401的材料为二氧化硅。
[0085]在所述虚拟栅极氧化层401沉积虚拟栅极材料层402，所述栅极材料包含但不限于硅、非晶硅、多晶硅、掺杂的多晶硅和多晶硅-锗合金材料(即，具有从每立方厘米大约IX118到大约IX 122个掺杂原子的掺杂浓度)以及多晶硅金属硅化物(polycide)材料(掺杂的多晶娃/金属娃化物叠层材料)。
[0086]类似地，也可以采用数种方法的任何一个形成前述材料。非限制性实例包括扩散炉(diffus1n furnace)、化学气相沉积工艺、热处理工艺或者物理气相沉积工艺。通常,所述栅极材料包括具有厚度从大约50埃到大约1500埃的掺杂的多晶硅材料。
[0087]所述多晶硅栅极材料的形成方法可选用低压化学气相淀积(LPCVD)工艺。形成所述多晶硅层的工艺条件包括:反应气体为硅烷(SiH4)，所述硅烷的流量范围可为100?200立方厘米/分钟(sccm)，如150sccm;反应腔内温