用于芯片嵌入的晶片基后道工序工艺的制作方法
【技术领域】
[0001]各种实施例涉及一种用于芯片嵌入的晶片基BEOL (后道工序)。
【背景技术】
[0002]封装是半导体器件制造的最后阶段，在其中将已加工半导体的小块、即芯片被放置在防止物理损坏和侵蚀的支撑管壳中。该管壳(一般称之为“封装件”)支撑将该芯片连接到电路板的电接触。
[0003]标准封装工艺通常基于接合和模塑。通过电化工艺实现互连并利用层压材料保护管芯。
[0004]在新型封装概念(还称之为刀片(Blade)封装)中，将芯片附着到电路板上。该芯片的前侧面和后侧面都经由金属层与引线框电接触。该刀片封装是在高电流调控和简易电路板布局上作出优化的一垂直晶体管封装。采用该技术使得在不必对性能和冷却进行折衷的情况下实现具有最低开态电阻和最高电流密度的产品成为可能。
[0005]然而，已经发现例如依赖SFETx(x代表3、4或5)技术(还称之为“双多晶硅”(即具有在沟槽中相互绝缘的两个电极的设计)或其商标为Optimos)的共同芯片概念由于敷金属的特性和/或钝化工艺而不适合于刀片封装，并且因此针对该问题的解决办法将是期望的。
【发明内容】
[0006]在各种实施例中提供了一种半导体器件，包括包含漂移区和与该漂移区邻近布置的栅极电极的半导体本体；以及提供在该半导体本体的该漂移区之上并具有第一金属层、在该第一金属层之上的粘附层以及在该粘附层之上的第二金属层的接触结构。
【附图说明】
[0007]在附图中，相同的附图标记遍及不同的视图通常指代相同部件。附图不必按照比例，相反重点通常被放在示出发明的原理上。在后面的说明中，本发明的各种实施例参照下述附图进行描述，在所述附图中:
[0008]图1A示出了根据标准工艺制造的场效应晶体管的垂直结构的横截面视图；
[0009]图1B示出了在图1A中所示的垂直场效应晶体管的顶视图；
[0010]图2示出了根据各种实施例的场效应晶体管的垂直结构；
[0011]图3示出了根据各种实施例的半导体器件；
[0012]图4示出了根据各种实施例的另外的半导体器件；
[0013]图5和6示出了根据各种实施例的用于制造半导体器件的方法。
【具体实施方式】
[0014]以下的详细描述提及附图，其通过例证的方式示出了在其中可以实践本发明的具体细节和实施例。
[0015]词语“示例性的”在此用于表示“用作示例、实例或例证”。在此描述为“示例性的”任何实施例或设计不必被解释为优选于或优异于其他实施例或设计。
[0016]刀片封装可以被理解为是在半导体制造技术中印刷电路板(PCB)的应用。在封装工艺中，通过焊接可以将管芯附着到引线框，使得该管芯的背面可以是电可接触的。该管芯的正面也可以通过金属层进行电接触。
[0017]图1示出了场效应晶体管100的垂直结构。该垂直场效应晶体管100可以根据SFET5技术标准来制造，所述SFET5技术标准是用于功率晶体管的沟槽技术。
[0018]晶体管100包括包含半导体材料103 (例如该半导体材料103的层)以及背面金属层104的半导体本体102。该背面金属层104被提供在半导体材料103的层的底表面上并且可以用作借助扩散焊接或共晶接合的热最优化管芯附着。该半导体材料103可以是并入功能电路的管芯的一部分。借助掺杂在半导体材料103的层内可以创建不同掺杂的讲。在这种情况下，在半导体材料103的层内提供了栅极电极106。在半导体材料103的层内邻近于该栅极电极106提供了第一漂移区108和第二漂移区110。将栅极电极106与周围的半导体材料103，例如与漂移区108，110隔离的介电材料的层未在图1A中示出。在所谓的FEOL(前道工序)工艺期间执行半导体本体102的制造。如在图1A中示意性示出的半导体本体102的明确设计，例如半导体材料103的层之内的掺杂区的几何形状仅是示例性的设计并且可以是当然适合于将被制造的特定电路。
[0019]在半导体本体102的上表面之上提供可与栅极电极106电耦合的栅极部分112。该栅极部分112被介电材料122、所谓的层间电介质(ILD)的层覆盖。该介电材料可以包括氧化硅或氮化硅。将第一金属层118在该栅极部分112的两侧上布置在该半导体本体102的上表面之上。将该第一金属层118再分为其的两个或通常更多的部分、例如在半导体本体102上参照该第一金属层118各自部分的相对位置的左部分和右部分，其通过该栅极部分112相互分离并且由介电材料122进一步与栅极部分112相隔离。在半导体本体102的上表面上邻近于该第一金属层118的左部分提供另外的栅极部分114并且通过介电材料122从那里隔离该另外的栅极部分114，该介电材料122以与通过介电材料122包围栅极部分112相同的方式覆盖或包围该另外的栅极部分114。在半导体本体102的上表面上邻近于该第一金属层118的右部分提供另外的第一金属层118*。该另外的第一金属层118*通过介电材料122的块与该第一金属层118的右部分分离。
[0020]在每个第一金属层118、118*的顶部上提供了第二金属层124、124*。第二金属层124、124*可以包含铜。在第一金属层118的左和右部分之上的第二金属层124左部分是连续的第二金属层124，即该第一金属层118的左部分和右部分借助第二金属层124相互电耦合。借助在将第二金属层左部分124与第二金属层右部分124*隔离的间隙内所提供的钝化材料126，将在另外的第一金属层118*顶部上的另一个第二金属层右部分124*与该连续的第二金属层124电隔离。该钝化材料进一步被提供在介电材料122的最左边层之上并且还在该第二金属层右部分124*的右侧上。由于涉及加热的场效应晶体管100的制造工艺的特性，金属间相120、120*存在于第一金属层118、118*与第二金属层124、124*之间的每个界面处。
[0021]第一金属层的左部分和右部分118以及第一金属层的另外的部分118*可以在相同的制造工艺中形成。事实上，例如包含铝的连续第一金属层可以被提供在半导体本体102的顶表面之上并且随后该连续第一金属层可以被适当结构化(例如通过由刻蚀工艺跟随的适当掩模工艺)以产生图1A所示的第一金属部分图形。该第一金属层的左部分和右部分118可以是垂直场效应晶体管100的源极接触。该第一金属层的另外的部分118*可以是垂直场效应晶体管100的栅极接触或栅极焊盘。该栅极接触电耦合到栅极部分112和到另外的栅极部分114。然而，在是垂直场效应晶体管100的横截面视图的图1A中并未将此示出。
[0022]图1B示出了与图1A对应的垂直场效应晶体管100的顶视图。该顶视图示出了在源极接触(即在图1B中具有矩形形状的两个第一金属层部分118)之后的制造工艺阶段，栅极接触118*、栅极部分112和另外的栅极部分114已经被提供在半导体材料102的顶表面上。该栅极部分112 (未在图1A中示出)可以是所谓的栅极指状物，其在主栅极接触118*与掩埋在半导体材料103之内的栅极电极106 (未在图1B中示出)之间提供了电连接。该另外的栅极部分114(未在图1B中示出)可以是所谓的栅极浇道(runner)，其可以被看作包围源极接触的框架结构并在栅极接触118*与栅极部分112之间提供电连接。此外，该另外的栅极部分114在控制器件的开关的同质电场的建立上具有积极效果。将会注意到在图1B中所示的元件尺寸，特别是它们的宽度和长度，可以与图1A中预期的其尺寸不同。图1B仅仅提供该垂直场效应晶体管100的较佳示意性理解并且不应被理解为在该意义上进行限制。此外，该栅极部分112与另外的栅极部分114和栅极接触118*组合的设计仅是用来实现那种结构的非常多的可能方式中的一个示例。
[0023]回到图1A提出的横截面视图，可以看到第一漂移区108和第二漂移区110都被提供在源极接触之下，即在第一金属层的左部分和右部分118之下。在漂移区108，110内的白色箭头指示出一旦已经将合适的电场施加到栅极接触118*后电荷载流子的路径。类似于以上描述，可以包含铜的第二