明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
[0044]空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
[0045]在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
[0046]这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
[0047]为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0048]实施例一
[0049]本发明实施例提供一种半导体器件，包括两个晶片(分别对应第一半导体器件层100与第二半导体器件层200)，该两个晶片间的互连通过穿层导电互连件而非包括两个硅通孔与一个横向导电互连件的互连结构来实现，可以降低因互连结构引起的RC延迟与寄生电容，从而提高半导体器件的性能。该半导体器件，可以为3DIC，可以为其他集成电路，还可以为集成电路中间产品。
[0050]下面，参照图2来描述本发明实施例提出的半导体器件的一种结构。其中，图2为本发明实施例的半导体器件的结构的一种剖视图。
[0051]如图1所示，本实施例的半导体器件包括第一半导体器件层100和第二半导体器件层200，二者分别对应第一晶片与第二晶片。
[0052]其中，所述第一半导体器件层100内含有第一 PN结105，含有第一沟槽绝缘体106。所述第一半导体器件层100的第一表面由第一介电质层101所覆盖,所述第一半导体器件层100的与所述第一表面相对的第二表面由第二介电质层102所覆盖。并且，所述第一介电质层101内含有第一横向导电连接件107。
[0053]所述第二半导体器件层200内含有至少一个第二 PN结108。所述第二半导体器件层200的第一表面由第三介电质层103所覆盖。所述第三介电质层103含有第二横向导电连接件109。
[0054]其中，所述第三介电质层103与所述第一介电质层101相粘接。
[0055]该半导体器件还包括穿过第一半导体器件层100和第一介电质层101并嵌入第三介电质层103的穿层垂直导电互连件104，如图2所示。其中，所述穿层垂直导电互连件104的水平侧面分层被第一层沟槽绝缘体106、第一介电质层101和第三介电质层103所绝缘，并且，所述穿层垂直导电互连件104位于第一介电质层101内的第一底部与第一横向导电连接件107相连接，位于第三介电质层103内的第二底部与第二横向导电连接件109相连接。
[0056]在一个实例中，穿层垂直导电互连件104不仅穿过第一半导体器件层100和第一介电质层101并嵌入第三介电质层103，还穿过第二介电质层102，如图2所示。穿层垂直导电互连件104的水平侧面分层被第二介电质层102、第一层沟槽绝缘体106、第一介电质层101和第三介电质层103所绝缘。穿层垂直导电互连件104的顶端高于第一半导体器件层 100。
[0057]在一个实例中，所述第一半导体器件层100和第二半导体器件层200均为单晶硅。第一沟槽绝缘体106、第一介电质层101、第二介电质层102和第三介电质层103均可以由含娃介电质材料构成。
[0058]在本实施例中，位于所述第一半导体器件层100内的多个第一 PN结105构成第一场效应晶体管201。示例性地，该第一场效应晶体管201的侧向被第一沟槽绝缘体106所绝缘。
[0059]位于所述第二半导体器件层200内的多个第二 PN结108构成第二场效应晶体管202。该第二场效应晶体管202的侧向被位于第二半导体器件层200内的第二沟槽绝缘体110所绝缘。
[0060]在一个实例中，所述穿层垂直导电互连件104的侧面(具体地，与介电质接触的水平侧面)具有互连件侧面导电金属扩散阻挡层1041，如图2所示。其中，导电金属扩散阻挡层1041可以为氮化钽或其他材料。
[0061 ] 其中，所述穿层垂直导电互连件104可以由铜或钨构成。
[0062]在一个实例中，所述第一横向导电连接件107面向第一半导体器件层100的第一表面的表面上形成有第一导电刻蚀阻挡层1071。其中，第一导电刻蚀阻挡层1071可以为氮化钽或其他材料。
[0063]在一个实例中，所述第二横向导电连接件109面向第一半导体器件层100的第一表面的表面上形成有第二导电刻蚀阻挡层1091。其中，第二导电刻蚀阻挡层1091可以为氮化钽或其他材料。
[0064]其中，所述第一横向导电连接件107可以由铝构成。所述第二横向导电连接件109可以由铝构成。
[0065]在图2所示的半导体器件中，第一半导体器件层100与第二半导体器件层200之间通过穿层导电互连件104实现互连，与图1所示的采用两个硅通孔1011、1012以及与两个硅通孔均相连的横向导电互连件1013构成的互连结构实现互连的方案相比，可以降低因互连结构引起的RC延迟与寄生电容，从而可以提高半导体器件的性能。
[0066]此外，图3示出了本实施例的半导体器件的另一种结构。该半导体器件的结构与图2所示的结构基本相同，其不同之处在于，在图3所示的结构中，穿层垂直导电互连件104’仅穿过第一介电质层101并嵌入第三介电质层103，如图2所示。穿层垂直导电互连件104’的水平侧面分层被第一介电质层101和第三介电质层103所绝缘。穿层垂直导电互连件104’的顶端位于第一介电质层101内，低于第一半导体器件层100，如图3所示。其中，穿层垂直导电互连件104’的上方可以为绝缘材料或导电材料。
[0067]在图3所示的结构中，穿层垂直导电互连件104’比图2所示的结构中的穿层垂直导电互连件104更短，有利于降低天线作用。
[0068]除上述图2与图3所示的结构外，本实施例的半导体器件中的穿层垂直导电互连件还可以采用其他结构，例如，穿层垂直导电互连件的顶端位于第一半导体器件层101内，在此并不进行限定。
[0069]本发明实施例的半导体器件，通过穿层导电互连件实现第一半导体器件层100与第二半导体器件层200之间的互连，与采用两个硅通孔1011、1012以及与两个硅通孔均相连的横向导电互连件1013构成的互连结构来实现第一半导体器件层与第二半导体器件层之间的互连的方案相比，可以降低因互连结构引起的RC延迟与寄生电容，从而可以提高半导体器件的性能。
[0070]本发明实施例的半导体器件，除包括第一组晶体管201、第二组晶体