一种鳍片场效应晶体管及其制作方法
【技术领域】
[0001]本发明涉及半导体制造工艺，具体地，本发明涉及一种制作鳍片场效应晶体管及其制作方法。
【背景技术】
[0002]集成电路(IC)已经从单个硅芯片上制作的少量互连的器件发展成数以百万计的器件。当前IC提供远超过原有想象的性能和复杂性。为了实现复杂性和电路密度(即能够被封装到给定芯片面积上的器件数目)的改进，最小器件特征的尺寸，也称为器件“特征尺寸CD”，已经随着各代IC而变得更小。现在以跨度少于四分之一微米的特征尺寸来制作半导体器件。
[0003]随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进入到纳米技术工艺节点，半导体器件的制备受到各种物理极限的限制。
[0004]随着CMOS器件的不断缩小而带来的制造和设计方面的挑战，促使三维设计如鳍片场效应晶体管(FinFET)的发展。相对于现有的平面晶体管，所述FinFET器件在沟道控制以及降低浅沟道效应等方面具有更加优越的性能；并且所述FinFET器件增大了栅极和沟道的接触面积。
[0005]现有技术中FinFET的形成方法为先形成鳍片结构(Fin)，接着在所述鳍片结构上形成栅极，然后在所述鳍片结构上所述栅极的两侧外延形成源漏极，如图1A和IB所示，其中，图1B为图1A中沿A-A的方向做截面图对应的FinFET的截面示意图。根据现有技术制作的鳍片场效应晶体管的栅极和沟道的接触面积为SI，SI = L*W+2H*L。然而，随着鳍片尺寸的日益缩小，鳍片厚度(W)逐渐变薄，栅极和沟道的接触面积也随之变小。
[0006]因此，需要一种制作新的鳍片场效应晶体管的方法，以使鳍片场效应晶体管的栅极和沟道的接触面积变大。
【发明内容】
[0007]在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0008]为了有效解决上述问题，本发明提出了一种鳍片场效应晶体管的制作方法，包括:提供半导体衬底；在所述半导体衬底上形成鳍片结构；在所述鳍片结构上形成外延层；在所述外延层上形成栅极结构。
[0009]优选地，还包括在形成所述栅极结构之后采用注入工艺或者热扩散工艺以形成源漏极的步骤。
[0010]优选地，还包括在形成所述栅极结构之后刻蚀去除位于所述栅极结构两侧的所述外延层的步骤。
[0011]优选地，还包括在刻蚀去除所述栅极结构两侧的所述外延层之后采用外延生长工艺以形成源漏极的步骤。
[0012]优选地，还包括在执行所述外延生长工艺的同时执行原位掺杂的步骤。
[0013]优选地，所述栅极结构为高K金属栅极结构。
[0014]优选地，所述刻蚀为干法刻蚀或者湿法刻。
[0015]优选地，所述外延层的材料为SiGe或者SiC。
[0016]优选地，还包括在形成所述外延层的同时对所述外延层执行原位掺杂的步骤。
[0017]优选地，还包括在形成所述鳍片结构之后在所述半导体衬底上所述鳍片结构的两侧形成隔离结构的步骤。
[0018]本发明还提出了一种鳍片场效应晶体管，包括:半导体衬底；位于所述半导体衬底上的鳍片结构；位于所述鳍片结构上的第一外延层；位于所述第一外延层上的栅极结构；其中，位于所述栅极结构下方的所述第一外延层为沟道。
[0019]优选地，其特征在于，还包括位于所述半导体衬底上所述鳍片结构两侧的隔离结构。
[0020]优选地，其特征在于，还包括位于所述鳍片结构上所述栅极结构两侧的源漏极。
[0021]优选地，采用注入工艺或者热扩散工艺处理位于所述栅极结构两侧的所述第一外延层以形成所述源漏极。
[0022]优选地，还包括位于所述鳍片结构上所述栅极结构两侧的第二外延层，采用原位掺杂工艺处理所述第二外延层以形成所述源漏极。
[0023]优选地，所述栅极结构为高K金属栅极结构。
[0024]优选地，所述第一外延层的材料为SiGe或者SiC。
[0025]综上所述，根据本发明方法制作的鳍片场效应晶体管与根据现有技术制作鳍片场效应晶体管相比，在栅极和沟道之间具有大面积的接触区，同时，在达到了相同工作电流的情况下，本发明制作的鳍片场效应晶体管的尺寸比现有技术中鳍片场效应晶体管的尺寸更小。
【附图说明】
[0026]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
[0027]图1A为根据现有技术制备FinTFET的立体示意图；
[0028]图1B为根据现有技术制备FinTFET的截面示意图；
[0029]图2A-2D为根据本发明的一个实施方式制作FinTFET的过程立体示意图；
[0030]图3为根据本发明的一个实施方式制作FinTFET的工艺流程图；
[0031]图4A-4E为根据本发明的另一个实施方式制作FinTFET的过程立体示意图；
[0032]图5为根据本发明的另一个实施方式制作FinTFET的工艺流程图。
【具体实施方式】
[0033]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0034]为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明的制作方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0035]应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0036]现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
[0037]下面将结合图2A-2D和图3对本发明所述半导体器件的制备方法进行详细描述。
[0038]如图2A所示，提供半导体衬底200，在所述半导体的衬底200中形成有阱。
[0039]所述半导体衬底可以是以下所提到的材料中的至少一种:硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。此外，半导体衬底上可以被定义有源区。
[0040]在所述半导体衬底中形成有阱，所述半导体衬底200中形成的阱可以为N型阱或者P型阱。当所述衬底选用N型衬底，具体地，本领域技术人员选用本领域常用的N型衬底即可，接着在所述N型衬底中形成P阱，在本发明的实施例中，首先在所述N型衬底上形成P阱窗口，在所述P阱窗口中进行离子注入，然后执行退火步骤推进以形成P阱。当所述衬底选用P型衬底，具体地，本领域技术人员选用本领域常用的P型衬底即可，接着在所述P型衬底中形成N阱，在本发明的实施例中，首先在所述P型衬底上形成N阱窗口，在所述N阱窗口中进行离子注入，然后执行退火步骤推进以形成N阱。
[0041]接着，在所述半导体衬底200上形成鳍片结构201，作为一实例，所述鳍片结构的形成方法为在所述半导体衬底200上形成硬掩膜层，例如氮化硅，接着在所述硬掩膜层上形成图案化的光刻胶层，所述光刻胶层定义了所述鳍片结构，然后以所述光刻胶掩膜层为掩膜蚀刻所述硬掩膜层和所述半导体衬底，在所述半导体衬底上形成鳍片结构201，然后去除所述光刻胶掩膜层，去除所述光刻胶掩膜层的方法可以为氧化灰化法。需要注意的是，所述鳍片结构的形成仅仅是示例性的，并不局限于该方法。
[0042]在本发明的一【具体实施方式】中，以所述被图案化的光刻胶层为掩膜，在通入CF4和CHF3的刻蚀条件下，对所述硬掩膜层和所述半导体衬底进行刻蚀，在该步骤中所述蚀刻压力:50-150mTorr ;功率:300-800W;时间:5_15s ;其中气体流量=CF4,10-30sccm ；CHF3,10-30sCCm，需要说明的是上述蚀刻方法仅仅是示例性的，并不局限与该方法，本领域技术人员还可以选用其他常用的方法。
[0043]然后在所述半导体衬底上形成隔离结构2