一种半导体器件终端结构的制造方法
【技术领域】
[0001]本发明属于半导体制造领域，特别是涉及一种半导体器件终端结构的制造方法。
【背景技术】
[0002]金属-氧化物-半导体场效应晶体管(Metal-Oxide-SemiconductorField-Effect Transistor, M0SFET)是一种可以广泛使用在模拟电路与数字电路的场效应晶体管(field-effect transistor)。MOSFET依照其“沟道”的极性不同,可分为“N型”与“P型”的M0SFET，通常又称为NM0SFET与PM0SFET。由于MOSFET具有制造成本低廉、使用面积较小以及高整合度的优势，被广泛地应用于大型集成电路(Large-Scale IntegratedCircuits, LSI)或是超大型集成电路(Very Large-Scale Integrated Circuits, VLSI)的领域里。由于MOSFET元件的性能逐渐提升，除了传统上应用于诸如微处理器、微控制器等数位信号处理的场合上，也有越来越多模拟信号处理的集成电路可以用MOSFET来实现。
[0003]U型沟槽MOSFET具有占用空间少、导通电阻低、耐高压等优点，被广泛用于大功率的高压器件中。然而，在U型沟槽MOSFET芯片制造的过程中，往往会遇到由于终端沟槽错位和沟槽形状的缺失而造成严重损失的情况。当终端的接触金属对沟槽终端的位置定位错误时，就会形成栅极和源极之间的漏电路径，造成很大的栅极漏电流IGSS，导致晶圆终端结构的良率大大降低。
[0004]现有的一种U型沟槽MOSFET的终端结构的制造过程如图1?图5所示，包括步骤:
[0005]步骤一，形成如图1所述的半导体结构，包括半导体衬底10、场氧化层20、硬掩膜30、光刻胶层40，光刻胶累积层50 ;其中，由于所述场氧化层的刻蚀采用的是干法刻蚀，其侧壁呈垂直结构，这样，在后续器件的制造过程中，光刻胶等有机物非常容易在该垂直侧壁处累积下来，形成所述光刻胶累积层50 ；
[0006]步骤二，如图2所示，刻蚀所述硬掩膜，形成刻蚀窗口 60，但是，由于所述光刻胶累积层50的存在，而且厚度较大，导致所述刻蚀窗口 60的形状缺陷；
[0007]步骤三，如图3所示，去除所述光刻胶层40 ；
[0008]步骤四，如图4所示，刻蚀所述半导体衬底10形成沟槽结构70，由于所述刻蚀窗口形状的影响，所述沟槽结构70的形状也具有缺陷；
[0009]步骤五，如图5所示，于所述沟槽结构内形成接触金属80 ；由于上述沟槽结构的形状缺陷，往往会导致接触金属80沉积后造成栅极-有源区的桥接，大大增加了器件的栅极漏电流IGSS，从而导致产品良率的降低。
[0010]鉴于以上缺陷，本发明提供一种半导体器件终端结构的制作方法，以提高该终端结构的质量。
【发明内容】
[0011]鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体器件终端结构的制造方法，用于解决现有技术中由于场氧化层边缘有机物堆积造成沟槽结构缺陷，从而导致产品良率降低的问题。
[0012]为实现上述目的及其他相关目的，本发明提供一种半导体器件终端结构的制造方法，包括步骤:
[0013]I)提供表面形成有场氧化层的半导体衬底，形成覆盖于所述场氧化层终端区域的第一光致抗蚀剂；
[0014]2)采用干法刻蚀工艺去除没被所述第一光致抗蚀剂覆盖的场氧化层的部分厚度；
[0015]3)采用湿法腐蚀工艺去除没被所述第一光致抗蚀剂覆盖的场氧化层的剩余部分厚度，并使剩余的场氧化层形成倾斜侧壁；
[0016]4)去除所述第一光致抗蚀剂，于所述半导体衬底表面形成第一硬掩膜，于所述第一硬掩膜及剩余的场氧化层表面形成第二硬掩膜，于所述第二硬掩膜表面形成第二光致抗蚀剂；
[0017]5)通过光刻工艺及刻蚀工艺于所述第二光致抗蚀剂、第二硬掩膜及第一硬掩膜中形成刻蚀窗口，通过所述刻蚀窗口对所述半导体衬底进行刻蚀形成沟槽结构。
[0018]作为本发明的半导体器件终端结构的制造方法的一种优选方案，还包括步骤6)，于所述沟槽结构内填充导电材料。
[0019]作为本发明的半导体器件终端结构的制造方法的一种优选方案，所述半导体器件为U型沟槽MOSFET器件。
[0020]作为本发明的半导体器件终端结构的制造方法的一种优选方案，步骤2)去除的场氧化层的厚度为所述场氧化层总厚度的1/3?2/3。
[0021]作为本发明的半导体器件终端结构的制造方法的一种优选方案，步骤3)中，剩余的场氧化层的倾斜侧壁与半导体衬底的夹角为30?60度。
[0022]作为本发明的半导体器件终端结构的制造方法的一种优选方案，步骤4)中，所述第一硬掩膜覆盖于所述剩余的场氧化层的倾斜侧壁的一部分，所述第二硬掩膜覆盖于所述第一硬掩膜、所述倾斜侧壁的剩余部分及所述场氧化层的上表面。
[0023]作为本发明的半导体器件终端结构的制造方法的一种优选方案，所述第一硬掩膜为二氧化硅层、氮化硅层或氮氧化硅层。
[0024]作为本发明的半导体器件终端结构的制造方法的一种优选方案，所述第一硬掩膜的厚度小于所述场氧化层的厚度。
[0025]作为本发明的半导体器件终端结构的制造方法的一种优选方案，所述第二硬掩膜为氮氧化娃层。
[0026]进一步地，采用化学气相沉积法形成所述氮氧化硅层。
[0027]如上所述，本发明提供一种半导体器件终端结构的制造方法，包括步骤:1)提供表面形成有场氧化层的半导体衬底，形成覆盖于所述场氧化层终端区域的第一光致抗蚀剂；2)采用干法刻蚀工艺去除没被所述第一光致抗蚀剂覆盖的场氧化层的部分厚度；3)采用湿法腐蚀工艺去除没被所述第一光致抗蚀剂覆盖的场氧化层的剩余部分厚度，并使剩余的场氧化层形成倾斜侧壁；4)去除所述第一光致抗蚀剂，于所述半导体衬底表面形成第一硬掩膜，于所述第一硬掩膜及剩余的场氧化层表面形成第二硬掩膜，于所述第二硬掩膜表面形成第二光致抗蚀剂；5)通过光刻工艺及刻蚀工艺于所述第二光致抗蚀剂、第二硬掩膜及第一硬掩膜中形成刻蚀窗口，通过所述刻蚀窗口对所述半导体衬底进行刻蚀形成沟槽结构。本发明采用干法刻蚀-湿法腐蚀两步形成具有倾斜侧壁的场氧化层，避免的有机物的堆积；氮氧化硅硬掩膜可以有效提高终端沟槽结构的轮廓质量，降低漏电流；本发明可以有效降低IGSS和提高产品的良率，而且步骤简单，适用于工业生产。
【附图说明】
[0028]图1?图5显示为现有技术中的一种U型沟槽MOSFET的终端结构的制造过程中所呈现的结构示意图。
[0029]图6?图14分别显示为本发明的半导体器件终端结构的制造方法步骤I)?步骤6)所呈现的结构示意图。
[0030]图15显示为本发明的半导体器件终端结构的制造方法各步骤流程示意图。
[0031]元件标号说明
[0032]10半导体衬底
[0033]20场氧化层
[0034]30第一光致抗蚀剂
[0035]40第一硬掩膜
[0036]50第二硬掩膜
[0037]60第二光致抗蚀剂
[0038]70刻蚀窗口
[0039]80沟槽结构
[0040]90导电材料
[0041]Sll?S16步骤I)?步骤6)
【具体实施方式】
[0042]以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的【具体实施方式】加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
[0043]请参阅图6?图15。需要说明的是,本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0044]如图6?图15所示，本实施例提供一种半导体器件终端结构的制造方法，包括步骤:
[0045]如图6及图15所示，首先进行步骤I) Sll，提供表面形成有场氧化层20的半导体衬底10，形成覆盖于所述场氧化层20终端区域的第一光致抗蚀剂30。
[0046]作为示例，所述半导体器件为U型沟槽MOSFET器件，所述半导体衬底10的材料为硅，所述场氧化层20的材料为二氧化硅。所述场氧化层20终端区域为环绕于所述U型沟槽MOSFET器件四周边缘的区域。
[0047]如图7及图15所示，然后进行步骤2) S12，采用干法刻蚀工艺去除没被所述第一光致抗蚀剂30覆盖的场氧化层20的部分厚度。
[0048]作为示例，采用感应耦合等离子体刻