、更低的主体阻抗和更一致的性能。图2是根据本发明各个方面的包含薄片式FinFET 202的工件200的一部分的立体图。为了清楚和更好地示出本发明的概念而简化了图2。可以在工件200中插入附加部件，并且对于工件200的其他实施例来说，可以替换或省略下文所描述的一些部件。工件200的FinFET器件202被理解为表示任何有源或无源的基于鳍的器件，并且本发明的概念等同地应用于任何这些可选方式。
[0054]在许多方面中，工件200类似于图1的工件100。然而，与先前的实施例相反，沟道区域110形成在薄片(即，片层204)上，片层204遮盖(drape)在从衬底102向上延伸的被称为肋结构208的突起部件上方。在一些实施例中，源极/漏极区域108也形成在片层204上。当与传统的半导体材料相比较时，用于形成片层204的材料可具有比传统半导体更高的固有载流子迀移率，这将在下文进行详细描述。因此，即使沟道区域110具有减小的截面面积(通常与降低的迀移率和更高的阻抗相关)，对应的FinFET 202也仍然显示出增加的迀移率，其在整个FinFET 202上具有更大的一致性。因此，沟道阻抗和阈值电压也可以更加均匀。
[0055]现在将更加详细地描述薄片式FinFET 202的结构。FinFET 202形成在衬底102或晶圆上。适当的衬底101包括半导体和非半导体衬底。例如，衬底102可包括块状硅衬底。可选地，衬底102可包括:元素半导体，诸如晶体结构的硅或锗；化合物半导体，诸如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；或它们的组合。可能的衬底102还包括绝缘体上半导体(SOI)衬底。使用注氧隔离(snrox)、晶圆接合和/或其他适当的方法来制造SOI衬底。在各个实施例中，通常非导电衬底102包括石英和/或玻璃绝缘体、半导体氧化物、半导体氮化物和/或半导体氮氧化物。
[0056]为了形成各种平面和非平面器件，衬底102可根据本领域已知的各种设计要求而包括各种掺杂区域(例如，P型阱或η型阱)。掺杂区域掺有Ρ型掺杂物(诸如硼或BF2)、η型掺杂物(诸如磷或砷)或它们的组合。掺杂区域可直接形成在衬底102上、Ρ阱结构中、Ν阱结构中、双阱结构中或者突起结构上或内。半导体衬底102可进一步包括各种有源区域，诸如被配置为Ν型金属氧化物半导体晶体管器件(nMOS)的区域和被配置为用于P型金属氧化物半导体晶体管器件(PM0S)的区域。
[0057]衬底102可包括形成在其上的一个或多个隔离部件206以电隔离包括所示薄片式FinFET 202的电路器件。在所示实施例中，隔离部件206包括浅沟槽隔离(STI)部件。在其他实施例中，隔离部件206是绝缘体上硅衬底102的部件(例如，层)。在又一示例性实施例中，隔离部件206采用隐埋氧化物层(BOX)的形式。隔离部件206包括任何适当的材料，包括半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物、掺氟硅酸盐玻璃(FSG)、低K介电材料和/或其他适当的材料，并且可以使用任何适当的沉积工艺(包括热生长、原子层沉积(ALD)、化学气相沉积(CVD)、高密度等离子体CVD(HDP-CVD)、物理气相沉积(PVD)和/或其他适当的沉积工艺)来形成该隔离部件。
[0058]FinFET 106包括在衬底102的顶面210上方延伸的肋结构208并且包括形成在肋结构208上的片层204。在一些实施例中，肋结构208是延伸穿过隔离部件206的衬底102的一部分，但是肋结构208还可以是独立的半导体、介电材料和/或其他支撑材料。在各个实施例中，肋结构208包括半导体材料(例如，元素半导体和/或化合物半导体)、介电材料(例如，半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物、FSG和/或低K介电材料)、绝缘材料(例如，石英、玻璃等)和/或它们的组合。
[0059]在一些实施例中，诸如下面描述的图44至图55所示，肋结构208包括导体，诸如多晶硅和/或金属，诸如铝、铜、钛、钽、钨、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他适当的材料和/或它们的组合。在这种实施例中，肋结构208的导体可以是第二栅极堆叠件的一部分。第二栅极堆叠件可包括设置在导体上方的栅极电介质，该栅极电介质将导电材料与片层204物理和电隔离。
[0060]片层204设置在肋结构208上方，并且在一些实施例中，在衬底102的顶面210的一部分和/或隔离部件206上。片层204包括设置在栅极堆叠件112下方的沟道区域110并且还包括源极/漏极区域108。在各个实施例中，片层204形成为包括2D材料的一层或多层。适当的2D材料包括石墨烯以及以分子等级沿着单面或片对齐的其他材料。
[0061]参照图3，根据本发明的方面示出了石墨烯的分子图300。石墨烯是沿着单面304对齐的单层中的碳原子的布置。在图14的环境下进一步详细地描述用于形成片层204中的石墨烯单层的技术。由于纯石墨烯具有高导电性，所以其可以在沟道区域110内掺杂一种或多种杂质以控制迀移率并针对栅极电压导致类似于半导体的响应。因此，在各个实施例中，石墨烯掺杂有钛、铬、铁、NH3、钾和/或N02。
[0062]在图4的环境中公开了用于片层204的另一类适当的2D材料。图4是根据本发明各个方面的过渡金属二硫属化物的分子图400。该化合物包括填充圆表示的过渡金属(例如，Zr、Ta、Nb、W、Mo、Ga、Sn等)的原子402以及空白圆(open circle)表示的硫属化物的原子404。类似于石墨烯，过渡金属二硫属化物材料通常在平面单层中对齐。此外，类似于石墨烯，过渡金属二硫属化物材料显示出高导电性和载流子迀移率，使得它们更加适合用于薄片式FinFET 202的片层204。
[0063]再次参照图2的薄片式FinFET 202，栅极堆叠件112设置在片层204上方并限定片层204的沟道区域110。在各个示例性实施例中，栅极堆叠件112包括界面层、诸如多晶硅的导体和/或金属导体、以及形成在导体和片层204之间的栅极电介质。
[0064]现在将描述薄片式FinFET器件202的各个示例性实施例以及用于形成实施例的技术。应该理解，可以在各个实例中组合、互换、增加或去除所示器件的元件，并且不是任何特定实施例都需要特定的特征或优势。参照图5至图17公开示例性三栅极薄片式FinFET器件。图5是根据本发明各个方面的用于形成三栅极FinFET器件的示例性方法500的流程图。应该理解，可以在方法500的步骤之前、期间和之后提供附加步骤，并且对于该方法其他实施例来说，可以替换或省略所描述的一些步骤。图6至图15以及图17是根据本发明各个方面的经历形成三栅极FinFET器件202的方法400的工件600的一部分的立体图。图16是根据本发明各个方面的经历形成三栅极FinFET器件202的方法的工件600的一部分的截面图。为了清楚和更好地示出本发明的概念，简化了图6至图17。可以在工件600中加入附加部件，并且对于工件600的其他实施例来说可以替换或省略所描述的一些部件。
[0065]参照图5的框502，接收衬底102。衬底102可以基本类似于图2的衬底102，并且可以包括元素半导体、化合物半导体、绝缘体和/或其他适当的衬底102材料。所接收的衬底102具有形成于其上的一个或多个肋结构208。分别参照图6至图10以及图6至图13描述用于形成肋结构208的两种示例性技术。参照图51至图69描述用于形成肋结构208的附加示例性技术。
[0066]在图5的框504-508以及图6至图10所描述的第一种示例性技术中，通过蚀刻环绕的衬底102以显露肋结构208来形成肋结构208。参照图6，示出衬底102，并且用虚线框602来表示衬底的用于形成肋结构208的区域。参照图5的框504，衬底102的环绕肋结构区域的区域被凹陷。在一些实施例中，这包括在衬底102上方形成光刻胶层702并图案化光刻胶层以露出衬底102的将被蚀刻剂凹陷的部分。在图7的实施例中，光刻胶层702被图案化为将光刻胶材料保留在肋结构区域上方。示例性光刻胶层702包括光敏材料，该光敏材料使层702在暴露给光时经受特性改变。在称为光刻图案化的工艺中，这种特性改变可用于选择性地去除光刻胶层702的曝光部分或未曝光部分。示例性图案化工艺包括光刻胶702的软烘烤、掩模对齐、曝光、曝光后烘烤、显影光刻胶702、清洗和干燥(例如，硬烘烤)。可选地，可以通过其他方法(诸如无掩模光刻、电子束写入和离子束写入)实施、补充或替换光刻工艺。
[0067]仍然参照图5的框504并参照图8，对衬底102执行蚀刻工艺。蚀刻可包括任何适当的蚀刻工艺，包括干蚀刻、湿蚀刻和/或其他蚀刻方法(例如反应离子蚀刻(RIE))。例如，在一个实施例中，使用基于氟的蚀刻剂在干蚀刻工艺的过程中蚀刻衬底102。在一些实施例中，蚀刻包括具有不同蚀刻化学物的多个蚀刻步骤，每一个蚀刻步骤都针对衬底102的特定材料。蚀刻被配置为制造在衬底102的剩余部分上方延伸的任何适当高度和宽度的肋结构208。
[0068]参照图5的框506以及图9，可以选择性地蚀刻衬底102以限定一个或多个隔离部件沟槽902。可以基本类似于框504的蚀刻来执行框506的蚀刻，并且在一个实施例中，作为单个蚀刻工艺的一部分来执行这两种蚀刻。如果蚀刻技术或化学物改变，则框506的蚀刻可使用任何适当的蚀刻技术，包括干蚀刻、湿蚀刻、RIE和/或其他蚀刻方法。在一些实施例中，可以在框506的蚀刻中重新使用在框504中所形成的光刻胶层702，或者可以剥离现有的光刻胶层，并且在衬底102上方沉积新的光刻胶层并对其进行图案化。
[0069]参照图5的框508以及图10，通过在沟槽902中沉积填充材料来形成隔离部件206。在一些实施例中，隔离部件的形成包括在沟槽902中沉积衬层(未示出)。衬层减少了衬底102与填充材料之间的界面处的晶体缺陷。衬层可包括任何适当的材料，包括半导体氮化物、半导体氧化物、热半导体氧化物、半导体氮氧化物、聚合物电介质和/或其他适当的材料，并且可以使用任何适当的沉积工艺来形成该衬层，包括热生长、ALD、CVD、HDP-CVD、PVD和/或其他适当的沉积工艺。在一些实施例中，衬层包括通过热氧化工艺形成的传统热氧化物衬层。在一些示例性实施例中，衬层包括经由HDP-CVD所形成的半导体氮化物。
[0070]然后，在沟槽902内形成填充材料或填充电介质。示例性填充介电材料包括半导体氧化物、半导体氮化物、半导体氮氧化物、FSG和/或低K介电材料。在各个示例性实施例中，使用HDP-CVD工艺、亚大气压CVD(SACVD)工艺、高纵横比工艺(HARP)和/或旋涂工艺来形成氧化物填充介电材料。
[0071]应该理解，框504-508的技术仅是用于在衬底102上形成肋结构208的许多适当技术的一种实例。关于这点，在框504-508中形成的肋结构208可用于形成诸如下面描述的FinFET的有源器件。另外地或可选地，肋结构208的一部分在被用于形成有源器件之前可通过不同的材料来替换。在框510-514中描述了示例性肋结构替换技术。
[0072]参照图5的框510以及图11，在衬底102上和环绕现有的肋结构208形成介电填充材料1102。在沉积之后，可以对介电填充材料1102执行化学机械抛光/平坦化(CMP)工
Ο
[0073]参照图5的框512以及图12，蚀刻肋结构208和任何剩余的光刻胶702，以限定用于替换肋结构的腔1202。蚀刻可包括任何适当的蚀刻工艺，包括干蚀刻、湿蚀刻和/或诸如RIE的其他蚀刻方法。蚀刻工艺被配置为去除一些或所有肋结构208，并且在所示实施例中，肋结构208被蚀刻直到其顶面与隔离部件206的顶面共面为止。在一些实施例中，在蚀刻后保留的肋结构208的部分以用作形成替换肋