口内，提高第二开底部的钨的形成速率，解决第二开口的 开口过早闭合；并且减小基于第二开口过早闭合致使反应气体无法进入第二开口内，而产 生于钨电极内的空隙的数量和体积，提高后续形成的钨电极的性能。
【附图说明】
[0044] 图1和图4为现有的多层结构的半导体器件的结构示意图；
[0045] 图5至图15是本发明钨电极的形成方法一实施例的示意图。
【具体实施方式】
[0046] 正如【背景技术】中所述，随着半导体器件的发展，对应半导体器件的精度要求不断 提高，但现有工艺形成具有多层结构的半导体器件时，设置于介质层内，用于连接晶体管和 其他层半导体元件的钨电极中会形成空隙，从而降低了钨电极性能，进而影响半导体器件 的性能。尤其是随着半导体器件的发展，用于形成钨电极的开口的深宽比不断增加，在钨电 极内形成空隙的缺陷越发明显，对于精度要求日益提高的半导体器件的影响越大。
[0047] 分析其原因，随着半导体技术发展，用于形成钨电极通孔的深宽比逐渐增大，因而 多采用热化学气相沉积法形成钨电极。在形成钨电极时，需要先在介质层以及通孔的侧壁 和底部形成一层成核层，之后才能在成核层的基础上采用热化学气相沉积法继续生长钨金 属层，以填满所述介质层的通孔。
[0048] 其中，在形成所述成核层时，介质层表面以及通孔侧壁上端更为容易形成所述成 核层，使得在介质层表面以及通孔侧壁上端的成核层较厚。加之后续采用热化学气相沉积 法等工艺在所述成核层基础上继续形成钨时，经过介质层表面和通孔侧壁上端的反应气体 比进入通孔深处的反应气体更多，因而后续在成核层基础上继续形成钨层时，介质层表面 以及通孔上端的钨形成速率更快，从而造成介质层的通孔闭合；虽然现有工艺中，会在形成 一定厚度的钨层后，刻蚀去除位于通孔表面的钨，打开所述通孔以去除形成于通孔内钨层 中的空隙，并继续形成钨层，但基于通孔较大的深宽比限制，经过介质层表面和通孔侧壁上 端的反应气体比进入通孔深处的反应气体更多，因而通孔又很快闭合，在通孔的钨内形成 新的空隙，从而影响最终形成的电极性能。
[0049] 为此，本发明提供了一种钨电极的形成方法。包括：在半导体基底内形成第一开 口，并在所述第一开口的侧壁和底部以及所述半导体基底表面形成钨层后，去除所述半导 体基底表面的钨层，至少保留位于所述第一开口底部的部分厚度的钨层；之后以所述第一 开口内剩余钨层作为成核层继续形成钨，以填充满所述第一开口。因为已去除了所述半导 体基底表面的钨，半导体基底表面失去了继续形成钨的基础，所以在以所述第一开口内剩 余钨层作为成核层继续形成钨的过程中，可避免第一开口的开口被位于所述半导体基底表 面形成的钨封堵，致使反应气体无法进入所述第一开口内的问题，进而减少形成于开口中 的钨内的空隙的数量和体积，提高钨电极的性能。
[0050] 为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图，以对本发 明的具体实施例作详细的说明。
[0051] 图5~图15为提供的钨电极的形成方法的一实施例的结构示意图。
[0052] 本实施例钨电极的形成方法具体包括：
[0053] 参考图5所示，提供半导体基底。
[0054] 所述半导体基底可包括半导体衬底。或是，包括半导体衬底、位于半导体衬底上注 入晶体管结构和互连结构等半导体元件，以及位于所述半导体衬底上的介质层等结构。
[0055] 本实施例中，所述半导体基底包括：半导体衬底20,位于所述半导体衬底上的晶 体管结构21，以及位于所述半导体衬底20上方且覆盖所述晶体管结构21的介质层30。
[0056] 所述半导体衬底20为硅衬底，但在其他实施例中，所述半导体衬底20还可为锗、 锗硅、砷化镓衬底或绝缘体上硅衬底，常见的半导体衬底均可作为本实施例中的半导体衬 底，本发明对所述半导体衬底的材料和结构并不做限定。
[0057] 本实施例中，所述介质层30采用介电材料，进一步可选地，所述介质层30的材料 为低K介电材料（K值小于或等于3. 0)，如多孔结构的氧化硅和掺碳的氧化硅等，从而有效 降低后续形成于所述介质层30内的电极之间的寄生电容。
[0058] 本实施例中，所述介质层30的材料为氧化硅，但本发明对所述介质层30的材料并 不做限定。
[0059] 接着参考图6,在所述半导体基底内形成第一开口 31，后续用于形成钨电极。
[0060] 本实施例中，在所述半导体基底内形成第一开口 31的步骤包括，在所述介质层30 内形成第一开口 31，所述第一开口 31露出所述晶体管结构21的源极（或漏极）22。
[0061] 可选地，本实施例中，所述第一开口 31的深宽比大于或等于15:1。
[0062] 所述第一开口 31具有较大的深宽比，有助于减小后续形成的半导体器件的特征 尺寸。但所述第一开口 31的深宽比并不局限于上述范围内，本发明对所述第一开口 31的 尺寸不做具体限定。
[0063] 本实施例中，在所述介质层30形成第一开口31的同时，在所述介质层30内形成 第三开口32。所述第三开口32的深宽比要小于所述第一开口31的深宽比。
[0064] 接着参考图7,在所述介质层30的表面、所述第一开口 31以及第三开口 32的侧壁 和底部，以及形成扩散阻挡层33。
[0065] 所述扩散阻挡层33的材料包括氮化钛（TiN)、钽（Ta)以及氮化钽（TaN)，形成工 艺为化学气相沉积法、原子层沉积法等。
[0066] 本实施例中，所述扩散阻挡层33的材料为氮化钛。但本发明对所述扩散阻挡层的 材料不做限定。
[0067] 所述扩散阻挡层33可在后续在第一开口31和第三开口32内形成电极后，有效抑 制电极材料中的原子向所述介质层内扩散，从而提高后续形成的半导体器件性能；此外，采 用氮化钛作为扩散阻挡层还可有效提高后续形成的电极与介质层33间的粘结力。
[0068] 接着，在所述第一开口31和第三开口32内填充钨（W)，以形成钨电极。
[0069] 本实施例中，向所述第一开口31和第三开口32内形成钨电极的过程包括：
[0070] 参考图8,先在介质层30表面、所述第一开口 31以及第三开口 32的侧壁和底部形 成成核层41;之后参考图9,在所述成核层41的基础上继续形成钨42,所述成核层41和成 核层41上方的钨42组成钨层40。所述成核层41中的钨作为后续继续形成的钨42的生长 点。
[0071] 本实施例中，所述成核层41的形成工艺为热化学气相沉积法（ThermalChemical VaporDeposition)〇
[0072] 本实施例中，形成所述成核层41的热化学气相沉积法以B2H6和WFd,为反应气体。
[0073] 其中，在形成成核层41的热化学气相沉积法中，若温度过小，流速过慢，会阻碍钨 金属形成速率，降低成核层的厚度均匀性；但若温度过高，反应气体流速过快，同样会影响 反应进程，致使无法顺利形成成核层，且过快流速的反应气体会降低钨与所述扩散阻挡层 的结合力，而且同样会增加覆盖在所述介质层30表面以及所述第一开口 31侧壁的成核层 41的局部厚度差异，后续在成核层基础上继续形成钨时，可能会致使所述第一开口 31提早 闭合，在第一开口 31内形成较大空隙。
[0074] 本实施例中，所述热化学气相沉积法的工艺参数包括：气压为