嵌入式封装及其制造方法、包含其的电子系统及存储卡的制作方法
【专利说明】嵌入式封装及其制造方法、包含其的电子系统及存储卡
[0001]相关申请案交叉参考
[0002]本申请案依据35U.S.C 119(a)的规定主张于2014年10月23日在韩国知识产权局申请的韩国专利申请案第10-2014-0144245号的优先权，该韩国专利申请案以其全文引用方式并入本文中。
技术领域
[0003]本发明的实施例涉及半导体封装，且更特定而言，涉及嵌入式封装、其制造方法、包含其的电子系统及包含其的存储卡。
【背景技术】
[0004]随着可携式电子系统不连续地按比例缩小，半导体封装在可携式电子系统中占据的空间已减小。因此，随着较小电子系统的发展持续作出减小半导体封装大小的尝试。响应于此一趋势，已提出嵌入式封装技术以使半导体封装的大小最小化。根据嵌入式封装技术，一半导体芯片未安装于一封装基板的一表面上。亦即，嵌入式封装的半导体芯片可嵌入于封装基板中。因此，嵌入式封装技术可有利于小尺寸封装的制造。此外，由于嵌入式封装的芯片经嵌入于封装基板中，因此用于将芯片电连接至封装基板的互联机的长度可被减小以改良嵌入式封装的操纵灵活性。
【发明内容】
[0005]根据一实施例，一嵌入式封装包含一芯片，该芯片具有其上安置有一连接部件的一顶部表面。嵌入式封装还包含环绕该芯片的一部分的一第一绝缘层，安置于该第一绝缘层上的一第二绝缘层使得该第二绝缘层的一底部表面接触该第一绝缘层的一顶部表面且该第二绝缘层覆盖该芯片。该嵌入式封装还包含:多个电路图案，其安置于该第一绝缘层的一底部表面上；一第三绝缘层，其安置于该第一绝缘层的该底部表面上以覆盖该多个电路图案；及一外部连接端子，其穿透该第三绝缘层以接触该多个电路图案中的任一个。该嵌入式封装还包含:一金属层，其安置于该第二绝缘层的一顶部表面上；一第一导通体，穿透该第一绝缘层以将该连接部件电耦合至该电路图案中的任一个。该嵌入式封装还包含一第二导通体，该第二导通体穿透该第一绝缘层及该第二绝缘层以将该金属层电耦合至该电路图案中的任一个。
[0006]根据一实施例，一种嵌入式封装包含:一芯片，其具有其上安置有连接部件的一顶部表面；一第一绝缘层，其环绕该芯片的一部分；及一第二绝缘层，其安置于该第一绝缘层上使得该第二绝缘层的一底部表面接触该第一绝缘层的一顶部表面且该第二绝缘层覆盖该芯片。一嵌入式封装还包含:多个电路图案，其安置于该第一绝缘层的一底部表面上；一第三绝缘层，其安置于该第一绝缘层的该底部表面上以覆盖该多个电路图案；及一外部连接端子，其穿透该第三绝缘层以接触该多个电路图案中的任一个。该嵌入式封装还包含:一金属层，其安置于该第二绝缘层的一顶部表面上；第一导通体，其穿透该第一绝缘层以将该连接部件电耦合至该电路图案；及第二导通体，其穿透该第一绝缘层及该第二绝缘层以将该金属层电耦合至该电路图案。此外，该第二导通体与该芯片之间的距离是不同的。
[0007]根据一实施例，一种嵌入式封装包含:一第一芯片，其具有上面安置有第一连接部件的一顶部表面；及一第二芯片，其具有上面安置有第二连接部件的一顶部表面且具有该第一芯片的一底部表面所附接至的一底部表面。该嵌入式封装还包含:一第一绝缘层，其环绕该第一芯片的一部分；一第二绝缘层，其环绕该第二芯片的一部分；及一第三绝缘层，其安置于该第一绝缘层与该第二绝缘层之间。该嵌入式封装还包含:多个第一电路图案，其安置于该第一绝缘层的一底部表面上；多个第二电路图案，其安置于该第二绝缘层的一顶部表面上；及一第四绝缘层，其安置于该第一绝缘层的该底部表面上以覆盖该多个第一电路图案。该嵌入式封装还包含:一外部连接端子，其穿透该第四绝缘层以接触该多个第一电路图案中的任一个；及一第五绝缘层，其安置于该第二绝缘层的该顶部表面上以覆盖该多个第二电路图案。此外，该嵌入式封装还包含:一金属层，其安置于该第五绝缘层的一顶部表面上；及下部导通体，其穿透该第一绝缘层以将该第一连接部件电耦合至该第一电路图案。该嵌入式封装亦包含:上部导通体，其穿透该第二绝缘层以将该第二连接部件电耦合至该第二电路图案；及第一贯穿电极及第二贯穿电极，其穿透该第一绝缘层至该第三绝缘层以将该第一电路图案电耦合至该第二电路图案。该嵌入式封装还包含:连接导通体，其穿透该第五绝缘层以将该金属层电耦合至该第二电路图案。
[0008]根据一实施例，一种嵌入式封装包含:一第一芯片，其具有上面安置有第一连接部件的一顶部表面；及一第二芯片，其具有上面安置有第二连接部件的一顶部表面且具有该第一芯片的一底部表面所附接至的一底部表面。该嵌入式封装还包含:一第一绝缘层，其环绕该第一芯片的一部分；一第二绝缘层，其环绕该第二芯片的一部分；及一第三绝缘层，其安置于该第一绝缘层与该第二绝缘层之间。该嵌入式封装还包含:多个第一电路图案，其安置于该第一绝缘层的一底部表面上；多个第二电路图案，其安置于该第二绝缘层的一顶部表面上；及一第四绝缘层，其安置于该第一绝缘层的该底部表面上以覆盖该多个第一电路图案。该嵌入式封装还包含:一外部连接端子，其穿透该第四绝缘层以接触该多个第一电路图案中的任一个；及一第五绝缘层，其安置于该第二绝缘层的该顶部表面上以覆盖该多个第二电路图案。该嵌入式封装还包含:一金属层，其安置于该第五绝缘层的一顶部表面上；及下部导通体，其穿透该第一绝缘层以将该第一连接部件电耦合至该第一电路图案。该嵌入式封装还包含:上部导通体，其穿透该第二绝缘层以将该第二连接部件电耦合至该第二电路图案；及第一贯穿电极，其穿透该第一绝缘层至该第三绝缘层以将该第一电路图案电耦合至该第二电路图案。此外，该嵌入式封装包含:第二贯穿电极，其穿透该第一绝缘层至该第三绝缘层以将该第一电路图案电耦合至该第二电路图案；及连接导通体，其穿透该第五绝缘层以将该金属层电耦合至该第二电路图案。另外，该第二贯穿电极与该第一芯片或该第二芯片之间的距离彼此不同。
[0009]根据一实施例，一种制造一嵌入式封装的方法包含:将具有连接部件的一芯片嵌入于一第一绝缘层中，及将一第二绝缘层附接至该第一绝缘层以覆盖该芯片。该方法还包含:图案化该第一绝缘层及该第二绝缘层以形成曝露该连接部件的导通孔及形成穿透该第一绝缘层及该第二绝缘层的通孔。此外，该方法包含:用一金属材料填充该导通孔及该通孔以在该导通孔中形成第一导通体及在该通孔中形成第二导通体。该方法还包含:在该第二绝缘层上形成接触该第二导通体的一金属层；及在与该第二绝缘层相对的该第一绝缘层的一表面上形成多个电路图案。该多个电路图案的一第一群组接触该第二导通体。在该第一绝缘层及该多个电路图案上形成一第三绝缘层。该第三绝缘层具有曝露该多个电路图案中任一个的一开口。在该开口中形成一外部连接端子。
[0010]根据一实施例，一种制造一嵌入式封装的方法包含:提供一第一结构，该第一结构包含具有第一连接部件的一第一芯片的一部分嵌入于其中的一第一绝缘层。该方法还包含:提供一第二结构，该第二结构包含具有第二连接部件的一第二芯片的一部分嵌入于其中的一第二绝缘层。此外，该方法包含:提供包含一第三绝缘层的一第三结构。该第一结构、该第二结构及该第三结构经彼此垂直对准使得该第三结构安置于该第一结构与该第二结构之间。该第一结构、该第二结构及该第三结构经层压使得该第一芯片及该第二芯片嵌入于该第一结构、该第二结构及该第三结构中。图案化该第一绝缘层及该第二绝缘层以形成曝露该第一连接部件的下部导通孔及曝露该第二连接部件的上部导通孔。形成第一通孔及第二通孔以穿透该第一绝缘层、该第二绝缘层及该第三绝缘层。用一金属材料填充该下部导通孔、该上部导通孔、该第一通孔及该第二通孔以在该下部导通孔中形成下部导通体、在该上部导通孔中形成上部导通体、在该第一通孔中形成第一贯穿电极及在该第二通孔中形成第二贯穿电极。在与该第三绝缘层相对的该第一绝缘层的一底部表面上形成多个第一电路图案，且在与该第三绝缘层相对的该第二绝缘层的一顶部表面上形成多个第二电路图案。在该第一绝缘层上形成一第四绝缘层以覆盖该多个第一电路图案，且在该第二绝缘层上形成一第五绝缘层以覆盖该多个第二电路图案。图案化该第五绝缘层以形成曝露该第二电路图案的一第一群组的导通孔。用一金属材料填充该导通孔以形成连接导通体。在与该第二绝缘层相对的该第五绝缘层的一顶部表面上形成一金属层。图案化该第四绝缘层以形成曝露该多个第一电路图案中的任一个的一开口。在该开口中形成一外部连接端子。
[0011]根据一实施例，一种电子系统包含一内存及透过一总线与内存电親合的一控制器。该内存或该控制器包含具有上面安置有一连接部件的一顶部表面的一芯片。该内存或控制器还包含:一第一绝缘层，其环绕该芯片的一部分，及一第二绝缘层，其安置于该第一绝缘层上使得该第二绝缘层的一底部表面接触该第一绝缘层的一顶部表面且该第二绝缘层覆盖该芯片。该内存或控制器还包含安置于该第一绝缘层的一底部表面上的多个电路图案。该内存或控制器还包含安置于该第一绝缘层的该底部表面上以覆盖该多个电路图案的一第三绝缘层。此外，该内存或控制器还包含穿透该第三绝缘层以接触该多个电路图案中的任一个的一外部连接端子。该内存或控制器还包含:一金属层，安置于该第二绝缘层的一顶部表面上；一第一导通体，其穿透该第一绝缘层以将该连接部件电耦合至该电路图案中的任一个；及一第二导通体，其穿透该第一绝缘层及该第二绝缘层以将该金属层电耦合至该电路图案中的任一个。
[0012]根据一实施例，一种电子系统包含一内存及透过一总线与该内存电親合的一控制器。该内存或该控制器包含具有上面安置有连接部件的一顶部表面的一芯片。该内存或控制器还包含:一第一绝缘层，其环绕该芯片的一部分，及一第二绝缘层，其安置于该第一绝缘层上使得该第二绝缘层的一底部表面接触该第一绝缘层的一顶部表面且该第二绝缘层覆盖该芯片。该内存或控制器还包含:多个电路图案，其安置于该第一绝缘层的一底部表面上；及一第三绝缘层，其安置于该第一绝缘层的该底部表面上以覆盖该多个电路图案。该内存或控制器还包含穿透该第三绝缘层以接触该多个电路图案中的任一个的一外部连接端子。该内存或控制器还包含:一金属层，其安置于该第二绝缘层的一顶部表面上；第一导通体，其穿透该第一绝缘层以将该连接部件电耦合至该电路图案；及第二导通体，其穿透该第一绝缘层及该第二绝缘层以将该金属层电耦合至该电路图案。该第二导通体与该芯片之间的距离是不同的。
[0013]根据一实施例，一种电子系统包含一内存及透过一总线与该内存电親合的一控制器。该内存或该控制器包含具有上面安置有第一连接部件的一顶部表面的一第一芯片。该内存或控制器还包含一第二芯片，其具有上面安置有第二连接部件的一顶部表面且具有该第一芯片的一底部表面所附接至的一底部表面。该内存或控制器还包含:一第一绝缘层，其环绕该第一芯片的一部分；一第二绝缘层，其环绕该第二芯片的一部分；及一第三绝缘层，其安置于该第一绝缘层与该第二绝缘层之间。该内存或控制器还包含:多个第一电路图案，其安置于该第一绝缘层的一底部表面上；及多个第二电路图案，其安置于该第二绝缘层的一顶部表面上。该内存或控制器还包含安置于该第一绝缘层的该底部表面上以覆盖该多个第一电路图案的一第四绝缘层。该内存或控制器还包含一外部连接端子，其穿透该第四绝缘层以接触该多个第一电路图案中的任一个；及一第五绝缘层，其安置于该第二绝缘层的该顶部表面上以覆盖该多个第二电路图案。该内存或控制器还包含:一金属层，其安置于该第五绝缘层的一顶部表面上；及下部导通体，其穿透该第一绝缘层以将该第一连接部件电耦合至该第一电路图案。该内存或控制器还包含穿透该第二绝缘层以将该第二连接部件电耦合至该第二电路图案的上部导通体。该内存或控制器还包含:第一贯穿电极及第二贯穿电极，其穿透该第一绝缘层至该第三绝缘层以将该第一电路图案电耦合至该第二电路图案；及连接导通体，穿透该第五绝缘层以将该金属层电耦合至该第二电路图案。
[0014]根据一实施例，一种电子系统包含透过一总线与一内存电耦合的一控制器。该内存或该控制器包含具有上面安置有第一连接部件的一顶部表面的一第一芯片。该内存或控制器还包含一第二芯片，其具有上面安置有第二连接部件的一顶部表面且具有该第一芯片的一底部表面所附接至的一底部表面。该内存或控制器还包含:一第一绝缘层，其环绕该第一芯片的一部分；一第二绝缘层，其环绕该第二芯片的一部分；及一第三绝缘层，其安置于该第一绝缘层与该第二绝缘层之间。该内存或控制器还包含:多个第一电路图案，其安置于该第一绝缘层的一底部表面上；及多个第二电路图案，其安置于该第二绝缘层的一顶部表面上。该内存或控制器还包含安置于该第一绝缘层的该底部表面上以覆盖该多个第一电路图案的一第四绝缘层。该内存或控制器还包含穿透该第四绝缘层以接触该多个第一电路图案中的任一个的一外部连接端子。该内存或控制器还包含安置于该第二绝缘层的该顶部表面上以覆盖该多个第二电路图案的一第五绝缘层。该内存或控制器还包含:一金属层，其安置于该第五绝缘层的一顶部表面上；及下部导通体，其穿透该第一绝缘层以将该第一连接部件电耦合至该第一电路图案。该内存或控制器还包含穿透该第二绝缘层以将该第二连接部件电耦合至该第二电路图案的上部导通体。该内存或控制器还包含穿透该第一绝缘层至该第三绝缘层以将该第一电路图案电耦合至该第二电路图案的第一贯穿电极。该内存或控制器还包含穿透该第一绝缘层至该第三绝缘层以将该第一电路图案电耦合至该第二电路图案的第二贯穿电极。该内存或控制器还包含穿透该第五绝缘层以将该金属层电耦合至该第二电路图案的连接导通体。该第二贯穿电极与该第一芯片或该第二芯片之间的距离是不同的。
[0015]根据一实施例，一存储卡包含控制一内存之一操作的一内存控制器。该内存包含具有上面安置有一连接部件的一顶部表面的一芯片。该内存还包含:一第一绝缘层，其环绕该芯片的一部分；及一第二绝缘层，其安置于该第一绝缘层上使得该第二绝缘层的一底部表面接触该第一绝缘层的一顶部表面且该第二绝缘层覆盖该芯片。该内存还包含:多个电路图案，其安置于该第一绝缘层的一底部表面上；及一第三绝缘层，其安置于该第一绝缘层的该底部表面上以覆盖该多个电路图案。该内存还包含:一外部连接端子，其穿透该第三绝缘层以电耦合该多个电路图案中的任一个。该内存还包含:一金属层，其安置于该第二绝缘层的一顶部表面上；一第一导通体，其穿透该第一绝缘层以将该连接部件电耦合至该电路图案中的任一个；及一第二导通体，其穿透该第一绝缘层及该第二绝缘层以将该金属层电耦合至该电路图案中的任一个。
[0016]根据一实施例，一存储卡包含控制一内存组件之一操作的一内存控制器。该内存组件包含:一芯片，其具有上面安置有连接部件的一顶部表面；一第一绝缘层，其环绕该芯片的一部分。该内存组件还包含一第二绝缘层，该第二绝缘层安置于该第一绝缘层上使得该第二绝缘层的一底部表面接触该第一绝缘层的一顶部表面且该第二绝缘层覆盖该芯片。该内存组件还包含:多个电路图案，其安置于该第一绝缘层的一底部表面上；及一第三绝缘层，其安置于该第一绝缘层的该底部表面上以覆盖该多个电路图案。该内存组件还包含穿透该第三绝缘层以接触该多个电路图案中的任一个的一外部连接端子。该内存组件还包含安置于该第二绝缘层的一顶部表面上的一金属层。该内存组件还包含:第一导通体，其穿透该第一绝缘层以将该连接部件电耦合至该电路图案；及第二导通体，其穿透该第一绝缘层及该第二绝缘层以将该金属层电耦合至该电路图案。该第二导通体与该芯片之间的距离是不同的。
[0017]根据一实施例，一存储卡包含控制一内存组件之一操作的一内存控制器。该内存组件包含具有上面安置有第一连接部件的一顶部表面的一第一芯片。该内存组件还包含一第二芯片，该第二芯片具有上面安置有第二连接部件的一顶部表面且具有该第一芯片的一底部表面所附接至的一底部表面。该内存组件还包含一第一绝缘层，其环绕该第一芯片的一部分；一第二绝缘层，其环绕该第二芯片的一部分；及一第三绝缘层，其安置于该第一绝缘层与该第二绝缘层之间。该内存组件还包含:多个第一电路图案，其安置于该第一绝缘层的一底部表面上，及多个第二电路图案，其安置于该第二绝缘层的一顶部表面上。该内存组件还包含安置于该第一绝缘层的该底部表面上以覆盖该多个第一电路图案的一第四绝缘层。该内存组件还包含穿透该第四绝缘层以接触该多个第一电路图案中的任一个的一外部连接端子。该内存组件还包含安置于该第二绝缘层的该顶部表面上以覆盖该多个第二电路图案的一第五绝缘层。该内存组件还包含安置于该第五绝缘层的一顶部表面上的一金属层。该内存组件还包含:下部导通体，其穿透该第一绝缘层以将该第一连接部件电耦合至该第一电路图案；及上部导通体，其穿透该第二绝缘层以将该第二连接部件电耦合至该第二电路图案。该内存组件还包含穿透该第一绝缘层至该第三绝缘层以将该第一电路图案电耦合至该第二电路图案的第一贯穿电极及第二贯穿电极。该内存组件还包含穿透该第五绝缘层以将该金属层电耦合至该第二电路图案的连接导通体。
[0018]根据一实施例，一存储卡包含控制一内存组件之一操作的一内存控制器。该内存组件包含具有上面安置有第一连接部件的一顶部表面的一第一芯片。该内存组件还包含一第二芯片，该第二芯片具有上面安置有第二连接部件的一顶部表面且具有该第一芯片的一底部表面所附接至的一底部表面。该内存组件还包含环绕该第一芯片的一部分的一第一绝缘层。该内存组件还包含环绕该第二芯片的一部分的一第二绝缘层。该内存组件还包含:一第三绝缘层，其安置于该第一绝缘层与该第二绝缘层之间；多个第一电路图案，其安置于该第一绝缘层的一底部表面上；及多个第二电路图案，其安置于该第二绝缘层的一顶部表面上。该内存组件还包含安置于该第一绝缘层的该底部表面上以覆盖该多个第一电路图案的一第四绝缘层。该内存组件还包含穿透该第四绝缘层以接触该多个第一电路图案中的任一个的一外部连接端子。该内存组件还包含安置于该第二绝缘层的该顶部表面上以覆盖该多个第二电路图案的一第五绝缘层。该内存组件还包含安置于该第五绝缘层的一顶部表面上的一金属层。该内存组件还包含穿透该第一绝缘层以将该第一连接部件电耦合至该第一电路图案的下部导通体。该内存组件还包含穿透该第二绝缘层以将该第二连接部件电耦合至该第二电路图案的上部导通体。该内存组件还包含穿透该第一绝缘层至该第三绝缘层以将该第一电路图案电耦合至该第二电路图案的第一贯穿电极。该内存组件还包含穿透该第一绝缘层至该第三绝缘层以将该第一电路图案电耦合至该第二电路图案的第二贯穿电极。该内存组件还包含穿透该第五绝缘层以将该金属层电耦合至该第二电路图案的连接导通体。该第二贯穿电极与该第一芯片或该第二芯片之间的距离是不同的。
[0019]上述实施例中，其中该第二导通体被安置成与该芯片间隔开。
[0020]上述实施例中，其中该芯片被安置成面向下，使得该芯片的该顶部表面构造为在该第一绝缘层及该第二绝缘层中面向下。
[0021 ] 上述实施例中，其中该第一绝缘层环绕该芯片的该顶部表面及侧壁。
[0022]上述实施例中，其中该第二绝缘层覆盖该芯片的底部表面。
[0023]上述实施例中，其中该芯片的该底部表面与该第一绝缘层的该顶部表面实质上共面。
[0024]上述实施例中，其中该第一绝缘层、该第二绝缘层及该第三绝缘层包含相同材料。
[0025]上述实施例中，其中该第一绝缘层、该第二绝缘层及该第三绝缘层包含