间的第一绝缘层521的绝缘本体521-1。
[0093]在图13中，第三绝缘层523可经图案化以形成曝露电路图案551-3的开口 561。在形成开口 561时，可将第三绝缘层523的铜层523-2移除。随后，可在第三绝缘层523上形成外部连接部件570 (诸如，焊料球)以完成一嵌入式封装500。焊料球570可经形成以透过开口 561接触电路图案551-3。焊料球570与电路图案551-3之间的接触结构可根据各种实施例而实现成不同的。
[0094]参考图14至图21，图解说明根据一实施例的制造一嵌入式封装的一方法的剖面图及平面图。图16及图18分别系沿着图15的一线IV -1V’及图17的一线V - V ’截取的剖面图。在图17中，未图解说明图18的一金属层652以避免图的复杂性。在图14中，一芯片610可嵌入于一第一绝缘层621及一第二绝缘层622中。芯片610可使用与参考图7及图8所阐述的方式相同的方式嵌入于第一绝缘层621及第二绝缘层622中。芯片610可具有上面安置有连接部件615的一顶部表面611及与顶部表面611相对的一底部表面612。第一绝缘层621及第二绝缘层622中的每一个可为一 RCC层。第一绝缘层621可包含由一树脂材料形成的一绝缘本体621-1及形成于绝缘本体621-1的一表面上的一铜层621-2。绝缘本体621-1可具有一第一表面621-la及与第一表面621_la相对的一第二表面621-lb。此外，铜层621-2可涂布于绝缘本体621-1的第一表面621-la上。第二绝缘层622亦可包含由一树脂材料形成的一绝缘本体622-1及形成于绝缘本体622-1的一表面上的一铜层622-2。绝缘本体622-1可具有一第一表面622_la及与第一表面622_la相对的一第二表面622-lb。另外，铜层622-2可经涂布于绝缘本体622-1的第一表面622_la上。
[0095]在图15及图16中，下部导通孔631及通孔632a、632b及632c可形成于第一绝缘层621及第二绝缘层622中。下部导通孔631可经形成以穿透铜层621-2及绝缘本体621-1且曝露连接部件615。通孔632a、632b及632c可经形成以穿透第一绝缘层621及第二绝缘层622的边缘。下部导通孔631及通孔632a、632b及632c可使用一激光钻孔技术形成。在各种实施例中，紫外线(UV)激光可用于形成穿透铜层621-2及622-2的孔。此外，二氧化碳(CO2)激光可用于形成穿透绝缘本体621-1及622-1的孔。若CO2激光用于形成穿透绝缘本体621-1及622-1的孔，则一秒钟可形成约一千五百个孔而不会对连接部件615产生损害。通孔632a、632b及632c可沿着第一绝缘层621及第二绝缘层622的边缘予以形成以与芯片610的侧壁间隔开。
[0096]在图15中，通孔632a、632b及632c可包含外通孔632a、内通孔632b及中间通孔632c。外通孔632a可沿着第一绝缘层621及第二绝缘层622的边缘予以规则地排列。此夕卜，内通孔632b亦可沿着第一绝缘层621及第二绝缘层622的边缘予以规则地排列。类似地，中间通孔632c亦可沿着第一绝缘层621及第二绝缘层622的边缘予以规则地排列。更具体而言，外通孔632a可沿着第一绝缘层621及第二绝缘层622的边缘予以规则地排列以距芯片610相对较远。另外，内通孔632b可沿着第一绝缘层621及第二绝缘层622的边缘予以规则地排列以相对接近于芯片610。外通孔632a可规则地排列在毗邻于第一绝缘层621及第二绝缘层622的侧壁的一外闭合环路线上。此外，内通孔632b可规则地排列在由外闭合环路线环绕的一内闭合环路线上。在各种实施例中，外通孔632a中的每一个可被安置成沿垂直于芯片610的侧壁中的任一个的一方向与内通孔632b中的任一个重迭。举例而言，外通孔632a中的一个及内通孔632b中的一个可安置于垂直于芯片610的侧壁中的一个的一直线632s上。中间通孔632c可在介于外闭合环路线与内闭合环路线之间的一中间闭合环路线上予以规则地排列
[0097]芯片610与中间通孔632c之间的一距离可小于芯片610与外通孔632a之间的一距离可大于芯片610与内通孔632b之间的一距离。此外，外通孔632a及中间通孔632c可沿着第一绝缘层621及第二绝缘层622的边缘以一 Z字形方式予以排列。此外，内通孔632b及中间通孔632c亦可沿着第一绝缘层621及第二绝缘层622的边缘以一 Z字形方式予以排列。因此，在具有一矩形形状的第一绝缘层621及第二绝缘层622的拐角区中的每一个中，外通孔632a中的一个、中间通孔632c中的一个及内通孔632b中的一个可依序安置于自第一绝缘层621 (或第二绝缘层622)的一顶点朝向芯片610的一中心点延伸的一对角线。如图15的一平面图中所图解说明。若通孔632a、632b及632c被安置成具有上文所提及的构造，通孔632a、632b及632c中的至少一个可定位于自芯片610的任一位置朝向第一绝缘层621 (或第二绝缘层622)的边缘的任一位置延伸的一任意线。
[0098]在图17及图18中，一金属层可经形成以填充下部导通孔631及通孔632a、632b及632c。因此，下部导通体641可分别形成于下部导通孔631中。另外，夕卜贯穿电极642a可分别形成于外通孔632a中。此外，内贯穿电极642b可分别形成于内通孔632b中。类似地，中间贯穿电极642c可分别形成于中间通孔632c中。此外，一第一金属层651及一第二金属层652可分别形成于铜层621-2及铜层622-2上。在各种实施例中，下部导通体641、贯穿电极642a、642b及642c、第一金属层651及第二金属层652可使用一电镀程序形成。在此情形中，铜层621-2及622-2可用作晶种层。下部导通体641可将芯片610的连接部件615电親合至第一金属层651。此外，贯穿电极642a、642b及642c可将第一金属层651电親合至第二金属层652。
[0099]在执行用于形成下部导通体641及贯穿电极642a、642b及642c的电镀程序之前，可执行用于改良填充下部导通孔631以及通孔632a、632b及632c的金属层与绝缘本体621-1及622-1之间的一黏合强度的一程序。为执行用于改良填充下部导通孔631以及通孔632a、632b及632c的金属层与绝缘本体621-1及622-1之间的一黏合强度的一程序，可将下部导通孔631及通孔632a、632b及632c的侧壁活化。此活化程序可通过将一传导性钯胶体材料沉积于下部导通孔631及通孔632a、632b及632c的侧壁上来执行。此外，在执行用于形成下部导通体641及贯穿电极642a、642b及642c的电镀程序之前，可另外执行诸如一除胶渣(de-smear)处理程序的一清洁程序使得下部导通体641经形成无缺陷。除胶渣处理程序可经执行以移除残存于由下部导通孔631曝露的连接部件615上的有机残留物。
[0100]在图19中，第一金属层(图18的651)可经图案化以形成多个电路图案651_1、651-2及651-3。电路图案651-1可经形成以接触下部导通体641。另外，电路图案651-2可经形成以接触贯穿电极642a及642b。尽管在图19中未展示，但除外贯穿电极642a及内贯穿电极642b外，电路图案651-2亦可经形成以接触中间贯穿电极642c。电路图案651-3可经形成以电耦合至芯片610的其它连接部件或电耦合至电路图案651-1及651-2。在各种实施例中，为图案化第一金属层(图18之651)，可在第一金属层(图18之651)上形成达约5微米至约150微米的一厚度的一干膜抗蚀剂层且可使用UV射线将干膜抗蚀剂层的预定区选择性移除以形成第一金属层(图18之651)的一干膜抗蚀剂图案曝露部分。随后，可通过一酸喷涂蚀刻程序来将第一金属层(图18的651)的曝露部分移除以形成多个电路图案651-1、651-2及651-3，且可然后将干膜抗蚀剂图案移除。
[0101]在图20中，一第三绝缘层623可形成于第一绝缘层621的绝缘本体621-1上以覆盖电路图案651-1、651-2及651-3。第三绝缘层623可由一 RCC层形成。第三绝缘层623可经形成以包含一树脂材料构成的一绝缘本体623-1及涂布于与第一绝缘层621相对的绝缘本体623-1的一表面上的一铜层623-2。因此，第三绝缘层623的绝缘本体623-1可附接至曝露于电路图案651-1、651-2与651-3之间的第一绝缘层621的绝缘本体621-1。
[0102]在图21中，第三绝缘层623可经图案化以形成曝露电路图案651-3的开口 661。在形成开口 661时，可将第三绝缘层623的铜层623-2移除。随后，可在第三绝缘层623上形成外部连接部件670 (诸如，焊料球)以完成一嵌入式封装600。焊料球670可经形成以透过开口 661接触电路图案651-3。焊料球670与电路图案651-3之间的接触结构可根据各种实施例而实现成不同的。
[0103]参考图22至图30，阐述图解说明根据一实施例的制造一嵌入式封装的一方法的剖面图。在图22中，可提供一第一结构701、一第二结构702及一第三结构703。第一结构701可经提供以包含嵌入于第一绝缘层721中的一第一绝缘层721及一第一芯片710a。此外，第二结构702可经提供以包含嵌入于第二绝缘层722中的一第二绝缘层722及一第二芯片710b。第三结构703可经提供以包含一第三绝缘层723。第一芯片710a可具有一顶部表面711a及一底部表面712a。第一连接部件715a可安置于第一芯片710a的顶部表面711a上。在各种实施例中，第一连接部件715a可为金属垫。第二芯片710b可具有一顶部表面711b及一底部表面712b。第二连接部件715b可安置于第二芯片710b的顶部表面711b上。在各种实施例中，第二连接部件715b可为金属垫。
[0104]第一绝缘层721可为一 RCC层。第一绝缘层721可包含由一树脂材料形成的一绝缘本体721-1及形成于绝缘本体721-1的一表面上的一铜层721-2。绝缘本体721-1可具有一第一表面721-la及与第一表面721-la相对的一第二表面721_lb。铜层721-2可经涂布于绝缘本体721-1的第一表面721-la上。第二绝缘层722可为与第一绝缘层721相同的材料。第二绝缘层722可为一 RCC层。在此情形中，第二绝缘层722可包含由一树脂材料形成的一绝缘本体722-1及形成于绝缘本体722-1的一表面上的一铜层722-2。绝缘本体722-1可具有一第一表面722-la及与第一表面722_la相对的一第二表面722_lb。铜层722-2可经涂布于绝缘本体722-1的第一表面722_la上。第三绝缘层723可为与绝缘本体721-1及722-1相同的材料。举例而言，第三绝缘层723可为由一树脂材料形成而无需任何铜层。
[0105]在第一结构701中，第一芯片710a可部分嵌入于绝缘本体721-1中使得第一芯片710a的顶部表面711a的一整个部分及第一芯片710a的侧壁的上部部分埋入于绝缘本体721-1中。此外，第一芯片710a的底部表面712a的一整个部分及第一芯片710a的侧壁的下部部分经曝露。在第二结构702中，第二芯片710b可部分嵌入于绝缘本体722-1中使得第二芯片710b的顶部表面711b的一整个部分及第二芯片710b的侧壁的上部部分埋入于绝缘本体722-1中。另外，第二芯片710b的底部表面712b的一整个部分及第二芯片710b的侧壁的下部部分经曝露。
[0106]第三结构703可安置于第一结构701上方。此外，第二结构702可安置于第三结构703上方。更具体而言，第三结构703可安置于绝缘本体721-1的第二表面721-1b及第一芯片710a的底部表面712a的上方。另外，第二结构702可安置于第三结构703上方使得绝缘本体722-1的第二表面722-lb及第二芯片710b的底部表面712b面向第三结构703。在此情形中，第一结构701、第三结构703及第二结构702可彼此经对准以彼此垂直重迭。
[0107]参考图23，可将一真空层压技术应用于彼此垂直对准的第一结构701、第三结构703及第二结构702，因此使第一芯片710a及第二芯片710b嵌入于第一绝缘层721、第二绝缘层722及第三绝缘层723中。在各种实施例中，第一芯片710a的底部表面712a可直接接触第二芯片710b的底部表面712b。在替代方案中，在应用真空层压技术之后，第一芯片710a的底部表面712a可与第二芯片710b的底部表面712b间隔开。另外，第三绝缘层723可安置于第一芯片710a的底部表面712a与第二芯片710b的底部表面712b之间。第一芯片710a可嵌入于第一绝缘层721及第三绝缘层723中使得第一芯片710a的作用区及第一连接部件715a面向下。相比而言，第二芯片710b可嵌入于第二绝缘层722及第三绝缘层723中使得第二芯片710b的作用区及第二连接部件715b面向上。
[0108]参考图24，第一绝缘层721可经图案化以形成曝露第一芯片710a的第一连接部件715a的下部导通孔731a。下部导通孔731a可穿透铜层721-2及绝缘本体721-1以曝露第一芯片710a的第一连接部件715a。第二绝缘层722可经图案化以形成曝露第二芯片710b的第二连接部件715b的上部导通孔731b。上部导通孔731b可穿透铜层722-2及绝缘本体722-1以曝露第二芯片710b的第二连接部件715b。另外，第一绝缘层721、第二绝缘层722及第三绝缘层723可经图案化以形成穿透第一绝缘层721、第二绝缘层722及第三绝缘层723的第一通孔732及第二通孔733。下部导通孔731a、上部导通孔731b、第一通孔732及第二通孔733可使用一激光钻孔技术形成。在各种实施例中，紫外线(UV)激光可用于形成穿透铜层721-2及722-2的孔。另外，二氧化碳(CO2)激光可用于形成穿透绝缘本体
721-1及722-1的孔。若CO2激光用于形成穿透绝缘本体721-1及722-1的孔，则一秒钟可形成约一千五百个孔而不会对第一连接部件715a及第二连接部件715b产生损害。第一通孔732可沿着第一绝缘层721、第二绝缘层722及第三绝缘层723的边缘予以形成以与第一芯片710a及第二芯片710b的侧壁间隔开。第二通孔733可形成于第一通孔732与第一芯片710a (或第二芯片710b)之间。
[0109]参考图25，一金属层可经形成以填充下部导通孔731a、上部导通孔731b、第一通孔732及第二通孔733。因此，下部导通体741a可形成于下部导通孔731a中。另外，上部导通体741b可形成于上部导通孔731b中。另外，第一贯穿电极742可形成于第一通孔732中，且第二贯穿电极743可形成于第二通孔733中。此外，一第一金属层751a及一第二金属层751b可分别形成于铜层721-2及铜层722-2上。在各种实施例中，下部导通体741a、上部导通体741b、第一贯穿电极742、第二贯穿电极743、第一金属层751a及第二金属层751b可使用一电镀程序形成。在此情形中，铜层721-2及722-2可用作晶种层。下部导通体741a可将第一芯片710a的第一连接部件715a电親合至第一金属层751a。此外，上部导通体741b可将第二芯片710b的第二连接部件715b电耦合至第二金属层751b。第一贯穿电极742及第二贯穿电极743可将第一金属层751a电耦合至第二金属层751b。
[0110]在执行用于形成下部导通体741a、上部导通体741b以及第一贯穿电极742及第二贯穿电极743的电镀程序之前，可执行用于改良填充下部导通孔731a及上部导通孔731b以及第一通孔732及第二通孔733的金属层与绝缘本体721-1及722-1之间的一黏合强度的一程序。为执行用于改良填充下部导通孔731a及上部导通孔731b以及第一通孔732及第二通孔733的金属层与绝缘本体721-1及722-1之间的一黏合强度的一程序，可活化下部导通孔731a及上部导通孔731b以及第一通孔732及第二通孔733的侧壁。此活化程序可通过将一传导性钯胶体材料沉积于下部导通孔731a及上部导通孔731b以及第一通孔732及第二通孔733的侧壁上来执行。此外，在执行用于形成下部导通体741a及上部导通体741b以及第一贯穿电极742及第二贯穿电极743的电镀程序之前，可另外执行诸如一除胶渣(de-smear)处理程序的一清洁程序使得下部导通体741a及上部导通体741b经形成无缺陷。除胶渣处理程序可经执行以移除残存于由下部导通孔731a及上部导通孔731b曝露的第一连接部件715a及第二连接部件715b上的有机残留物。
[0111]参考图26，第一金属层(图25的751a)及第二金属层(图25的751b)可经图案化以形成多个第一电路图案751-1、751-2及751-3以及多个第二电路图案752_1、752_2及752-3。第一电路图案751-1可经形成以接触下部导通体741a。另外，第一电路图案751-2可经形成以接触第一贯穿电极742。第一电路图案751-3可经形成以接触第二贯穿电极743。第一电路图案751-3可经形成以电耦合至第一芯片710a的其它第一连接部件或电耦合至其它第一电路图案751-1及751-2。第二电路图案752-1可经形成以接触上部导通体741b。此外，第二电路图案752-2可经形成以接触第一贯穿电极742。第二电路图案752-3可经形成以接触第二贯穿电极743。第一电路图案752-3可经形成以电耦合至第二芯片710b的其它第二连接部件或电耦合至其它第二电路图案752-1及752-2。
[0112]在各种实施例中，为图案化第一金属层(图25的751a)及第二金属层(图25的751b)，可在第一金属层及第二金属层(图25的751a及751b)上形成达约5微米至约150微米的一厚度的一干膜抗蚀剂层且可使用UV射线将干膜抗蚀剂层的预定区选择性移除以形成第一金属层及第二金属层(图25的751a及751b)的一干膜抗蚀剂图案曝露部分。随后，可通过一酸喷涂蚀刻程序来将第一金属层(图25的751a及751b)的曝露部分移除以形成多个第一电路图案751-1、751-2、751-3及第二电路图案752-1、752-2、752-3。此外，可然后移除干膜抗蚀剂图案。
[0113]参考图27，一第四绝缘层724可形成于第一绝缘层721的绝缘本体721-1上以覆盖第一电路图案751-1、751-2及751-3。第四绝缘层724可由一 RCC层形成。第四绝缘层724可经形成以包含由一树脂材料构成的一绝缘本体724-1及涂布于与第一绝缘层721相对的绝缘本体724-1的一表面上的一铜层724-2。因此，第四绝缘层724的绝缘本体724-1可附接至曝露于第一电路图案751-1、751-2与751-3之间的的第一绝缘层721的绝缘本体
721-1。
[0114]类似地，一第五绝缘层725可形成于第二绝缘层722的绝缘本体722-1上以覆盖第二电