及第三绝缘层323。第一贯穿电极342可将第一电路图案351-2电耦合至第二电路图案352-2。第二贯穿电极343可为填充第二通孔333的金属电极，第二通孔333穿透第一绝缘层321、第二绝缘层322及第三绝缘层323。第二贯穿电极343可将第一电路图案351-3电耦合至第二电路图案352-3。
[0071 ] 一第五绝缘层325可安置于该第二绝缘层322的一顶部表面上以覆盖第二电路图案352-1、352-2及352-3。在各种实施例中，第五绝缘层325可包含一树脂材料。举例而言，第五绝缘层325可包含一 RCC层。一金属层352可安置于该第五绝缘层325的一顶部表面上。金属层352可透过连接导通体344电耦合至第二电路图案352-2。连接导通体344可为填充导通孔334的金属导通体，导通孔334穿透第五绝缘层325以曝露第二电路图案352-2。一接地电压可透过第一贯穿电极342及连接导通体344施加至金属层352。因此，第一贯穿电极342及连接导通体344可充当嵌入式封装300的侧EMI屏蔽层。此外，金属层352可充当嵌入式封装300的一上部EMI屏蔽层。另外，金属层352亦可充当将由第一芯片310a及第二芯片310b产生的热发射至嵌入式封装300的一外部区中的一热辐射器。在各种实施例中，金属层352可为通过使用一 RCC层的一铜层作为一晶种层所执行的一电镀程序而形成的一铜层。
[0072]第一电路图案351-1、351-2、351-3及第二电路图案352-1、352-2、352-3可为通过图案化借助使用第一绝缘层321及该第二绝缘层322的RCC层的铜层作为晶种层所执行的一电镀程序所生长的一金属层(亦即，一铜层)(如同，金属层352)而形成。下部导通体341a、上部导通体341b、第一贯穿电极342、第二贯穿电极343及连接导通体344可包含与第一电路图案351-1、351-2及351-3以及第二电路图案352-1、352-2及352-3相同的材料。在此情形中，用于形成第一电路图案351-1、351-2及351-3以及第二电路图案352_1、352_2及352-3的金属层、第五绝缘层325上的金属层352、下部导通体341a、上部导通体341b以及第一贯穿电极342及第二贯穿电极343可通过相同电镀程序同时形成。
[0073]参考图5，揭示图解说明根据一实施例的一嵌入式封装400的一剖面图。此外，参考图6，阐述图解说明包含于图5的嵌入式封装400中的芯片与第一贯穿电极的一安置关系的一平面图。图5是沿着图6的线II1-1II’截取的一剖面图。在图6中，未图解说明和芯片与嵌入式封装400的贯穿电极之间的安置关系不相关的组件以避免图的复杂性。在图5及图6中，嵌入式封装400可包含一第一绝缘层421、一第二绝缘层422、一第三绝缘层423及嵌入于第一绝缘层421、第二绝缘层422及第三绝缘层423中的第一芯片410a及第二芯片410b。第一芯片410a可包含安置于一顶部表面上的第一连接部件415a。第二芯片410b可包含安置于一顶部表面上的第二连接部件415b。尽管图中未展示，但第一芯片410a的作用区可经安置成毗邻于上面安置有第一连接部件415a的第一芯片410a的顶部表面。此外，第二芯片410b的作用区可经安置成毗邻于上面安置有第二连接部件415b的第二芯片410b的顶部表面。在各种实施例中，第一连接部件415a及第二连接部件415b可为金属垫。
[0074]第三绝缘层423可堆栈于第一绝缘层421上，且第二绝缘层422可堆栈于第三绝缘层423上。第一绝缘层421的一顶部表面可附接至第三绝缘层423的一底部表面。此外，第三绝缘层423的一顶部表面可附接至第二绝缘层422的一底部表面。第一绝缘层421、第二绝缘层422及第三绝缘层423可包含相同材料层。在各种实施例中，第一绝缘层421、第二绝缘层422及第三绝缘层423可包含一树脂材料。举例而言，第一绝缘层421、第二绝缘层422及第三绝缘层423中的每一个可包含一 RCC层。
[0075]第一芯片410a可嵌入于第一绝缘层421、第二绝缘层422及第三绝缘层423中使得第一芯片410a的顶部表面面向第一绝缘层421。第一芯片410a可安置于第一绝缘层421与第三绝缘层423之间使得第一芯片410a的作用区及第一连接部件415a面向下。因此，第一芯片410a的顶部表面及第一芯片410a的侧壁的部分可接触第一绝缘层421。此外，第一芯片410a的侧壁的剩余部分可接触第三绝缘层423。第一芯片410a的一底部表面可接触第二芯片410b的一底部表面。因此，第二芯片410b可安置于第二绝缘层422与第三绝缘层423之间使得第二芯片410b的作用区及第二连接部件415b面向上。因此，第二芯片410b的顶部表面及第二芯片410b的侧壁的部分可接触第二绝缘层422。此外，第二芯片410b的侧壁的剩余部分可接触第三绝缘层423。
[0076]多个第一电路图案451-1、451-2及451-3可安置于第一绝缘层421的一底部表面上。第一电路图案451-1可透过下部导通体441a电耦合至第一芯片410a的第一连接部件415a。下部导通体441a可为填充下部导通孔431a的金属导通体，下部导通孔431a穿透第一绝缘层421以曝露第一芯片410a的第一连接部件415a。下部导通体441a可在第一芯片410a与外部连接部件470之间提供信号路径。第一电路图案451-2可电耦合至第一贯穿电极442a、442b及442c。第一电路图案451-3可电耦合至第二贯穿电极443。另一选择是，第一电路图案451-3可电耦合至第一芯片410a的其它连接部件或可电耦合至第一电路图案 451-1 及 451-2。
[0077]—第四绝缘层424可安置于第一绝缘层421的一底部表面上以覆盖第一电路图案
451-1、451-2及451-3。第四绝缘层424可具有曝露第一电路图案451-3的开口461。在各种实施例中，第四绝缘层424可包含一树脂材料。举例而言，第四绝缘层424可包含一 RCC层。外部连接部件470 (举例而言，焊料球)可被安置成电耦合至由开口 461曝露的第一电路图案451-3。
[0078]多个第二电路图案452-1、452-2及452_3可安置于该第二绝缘层的一顶部表面上422。第二电路图案452-1可电耦合至透过上部导通体441b电耦合至第二芯片410b的第二连接部件415b。上部导通体441b可为填充上部导通孔431b的金属导通体，上部导通孔穿透第二绝缘层422以曝露第二芯片410b的第二连接部件415b。上部导通体441b可在第二芯片410b与外部连接部件470之间提供信号路径。第二电路图案452-2可电耦合至第一贯穿电极442a、442b及442c。第二电路图案452-3可电耦合至第二贯穿电极443。第二电路图案452-3亦可电耦合至第二芯片410b的其它连接部件或可电耦合至第二电路图案
452-1及 452-2 ο
[0079]第一贯穿电极442a中的每一个可为填充一第一通孔432a的一金属电极，第一通孔432a穿透第一绝缘层421、第二绝缘层422及第三绝缘层423。另外，第一贯穿电极442b中的每一个可为填充一第一通孔432b的一金属电极，第一通孔432b穿透第一绝缘层421、第二绝缘层422及第三绝缘层423。此外，第一贯穿电极442c中的每一个可为填充一第一通孔432c的一金属电极，第一通孔432c穿透第一绝缘层421、第二绝缘层422及第三绝缘层423。第一贯穿电极442a、442b及442c可将第一电路图案451-2电耦合至第二电路图案452-2。第二贯穿电极443中的每一个可为填充一第二通孔433的一金属电极，第二通孔433穿透第一绝缘层421、第二绝缘层422及第三绝缘层423。第二贯穿电极443可将第一电路图案451-3电耦合至第二电路图案452-3。
[0080]参考图6 (第一贯穿电极442a、442b及442c的一平面布局)，第一贯穿电极442a、442b及442c可包含第一外贯穿电极442a、第一内贯穿电极442b及第一中间贯穿电极442cο第一外贯穿电极442a可沿着嵌入式封装400的边缘予以规则地排列。此外，第一内贯穿电极442b亦可沿着嵌入式封装400的边缘予以规则地排列。类似地，第一中间贯穿电极442c亦可沿着嵌入式封装400的边缘予以规则地排列。更具体而言，第一外贯穿电极442a可沿着嵌入式封装400的边缘予以规则地排列以距第一芯片410a及第二芯片410b相对较远。另外，第一内贯穿电极442b可沿着嵌入式封装400的边缘予以规则地排列以相对接近于第一芯片410a及第二芯片410b。第一外贯穿电极442a可在毗邻于嵌入式封装400的侧壁的一外闭合环路线上规则地排列。此外，第一内贯穿电极442b可规则地排列在由外闭合环路线环绕的一内闭合环路线上。在各种实施例中，外贯穿电极442a中的每一个可被安置成沿垂直于第一芯片410a(或第二芯片410b)的侧壁中的任一个的一方向与第一内贯穿电极442b中的任一个重迭。举例而言，第一外贯穿电极442a中的一个及第一内贯穿电极442b中的一个可安置于垂直于第一芯片410a或第二芯片410b的侧壁中的一个的一直线432s上。第一中间贯穿电极442c可规则地排列在外闭合环路线与内闭合环路线之间的一中间闭合环路线上。
[0081]第一芯片410a或第二芯片410b与第一中间贯穿电极442c之间的一距离可小于第一芯片410a或第二芯片410b与第一外贯穿电极442a之间的一距离，且可大于第一芯片410a或第二芯片410b与第一内贯穿电极242b之间的一距离。此外，第一外贯穿电极442a及第一中间贯穿电极442c可沿着嵌入式封装400的边缘以一 Z字形方式予以排列。此外，第一内贯穿电极442b及第一中间贯穿电极442c亦可沿着嵌入式封装400的边缘以一 Z字形方式予以排列。因此，在具有一矩形形状的嵌入式封装400的拐角区中的每一个中，第一外贯穿电极442a中的一个、第一中间贯穿电极442c中的一个及第一内贯穿电极442b中的一个可依序安置于自嵌入式封装400的一顶点朝向嵌入式封装400的一中心点延伸的一对角线，如图6的一平面图中所图解说明。若嵌入式封装400包含具有上文所提及构造的一贯穿电极442a、442b及442c，第一贯穿电极442a、442b及442c中的至少一个可定位于自第一芯片410a或第二芯片410b的任何位置朝向嵌入式封装400的边缘的任何位置延伸的一任意线。因此，第一贯穿电极442a、442b及442c可使嵌入式封装400的一侧EMI屏蔽效应最大化。
[0082]—第五绝缘层425可安置于该第二绝缘层422的一顶部表面上以覆盖第二电路图案452-1、452-2及452-3。在各种实施例中，第五绝缘层425可包含一树脂材料。举例而言，第五绝缘层425可包含一 RCC层。一金属层452可安置于该第五绝缘层425的一顶部表面上。金属层452可透过连接导通体444a及444b电耦合至第二电路图案452-2。金属层452可充当嵌入式封装400的一上部EMI屏蔽层。另外，金属层452亦可充当将自第一芯片410a及第二芯片410b产生的热发射至嵌入式封装400的一外部区中的一热福射器。在各种实施例中，金属层452可为通过使用一 RCC层的一铜层作为一晶种层所执行的一电镀程序所形成的一铜层。
[0083]连接导通体444a中的每一个可为填充一导通孔434a的一金属导通体，导通孔434a穿透第五绝缘层425以曝露第二电路图案352-2。另外，连接导通体444b中的每一个亦可为填充一导通孔434b的一金属导通体，导通孔434b穿透第五绝缘层425以曝露第二电路图案352-2。在各种实施例中，连接导通体444a可被安置成在一平面图中分别与第一贯穿电极442a重迭。此外，连接导通体444b可被安置成在一平面图中分别与第一贯穿电极442b重迭。尽管图5中未展示，但额外连接导通体可被安置成在一平面图中分别与第一中间贯穿电极442c重迭。根据实施例，连接导通体444a及444b的数目可不同。在各种实施例中，仅连接导通体444a或444b可安置于第五绝缘层425中。
[0084]第一电路图案451-1、451-2及451-3及第二电路图案452_1、452_2及452-3可为通过图案化借助使用第一绝缘层421及第二绝缘层422的RCC层的铜层作为晶种层所执行的一电镀程序所生长的一金属层(亦即，一铜层)(如同，金属层452)而形成。下部导通体441a、上部导通体441b、第一贯穿电极442a、442b及442c、第二贯穿电极443以及连接导通体444a及444b可包含与第一电路图案451-1、451_2、451_3及第二电路图案452_1、452_2、
452-3相同的材料。在此情形中，用于形成第一电路图案451-1、451-2、451-3及第二电路图案452-1、452-2、452-3的金属层，第五绝缘层425上的金属层452、下部导通体441a、上部导通体441b、第一贯穿电极442a、442b及442c以及第二贯穿电极443可通过相同电镀程序同时形成。
[0085]参考图7至图13，阐述图解说明根据一实施例的制造一嵌入式封装的一方法的剖面图。在图7中，一芯片510可嵌入于一第一绝缘层521中。芯片510可具有一顶部表面511及一底部表面512。连接部件515可形成于芯片510的顶部表面511上。在各种实施例中，连接部件515可为金属垫。第一绝缘层521可为一 RCC层。第一绝缘层521可包含由一树脂材料形成的一绝缘本体521-1及形成于绝缘本体521-1的一表面上的一铜层521-2。绝缘本体521-1可具有一第一表面521-la及与第一表面521_la相对的一第二表面521_lb。铜层521-2可经涂布于绝缘本体521-1的第一表面521-la上。
[0086]为将芯片510嵌入于第一绝缘层521中，芯片510可附接至一临时基板。芯片510可附接至临时基板的一表面。随后，第一绝缘层521可定位于附接至临时基板的芯片510的顶部表面511上方。在此情形中，第一绝缘层521可经安置使得芯片510在与铜层521-2相对的绝缘本体521-1的第二表面521-lb之下。可然后使用一真空层压技术将芯片510嵌入于第一绝缘层521中。在将芯片510嵌入于第一绝缘层521中之后，可将临时基板自芯片510拆卸。因此，芯片510可嵌入于第一绝缘层521中使得芯片510的顶部表面511及侧壁接触第一绝缘层521且芯片510的底部表面512可曝露于绝缘本体521-1的第二表面
521-lb处。芯片510的所曝露底部表面512可与绝缘本体521-1的第二表面521_lb实质上共面。
[0087]在图8中，一第二绝缘层522可附接至芯片510的底部表面512及绝缘本体521-1的第二表面521-lb。第二绝缘层522可为一 RCC层。第二绝缘层522可包含由一树脂材料形成的一绝缘本体522-1及形成于绝缘本体522-1的一表面上的一铜层522-2。绝缘本体522-1可具有一第一表面522-la及与第一表面522_la相对的一第二表面522_lb。铜层522-2可经涂布于绝缘本体522-1的第一表面522_la上。绝缘本体522-1的第二表面522-lb可附接至芯片510的底部表面512及绝缘本体521-1的第二表面521_lb。芯片510可嵌入于第一绝缘层521及第二绝缘层522中。
[0088]参考图9，下部导通孔531及通孔532可形成于第一绝缘层521及第二绝缘层522中。下部导通孔531可经形成以穿透铜层521-2及绝缘本体521-1并曝露连接部件515。通孔532可经形成以穿透第一绝缘层521及第二绝缘层522的边缘。下部导通孔531及通孔532可使用一激光钻孔程序形成。在各种实施例中，紫外线(UV)激光可用于形成穿透铜层
521-2及522-2的孔。此外，二氧化碳(CO2)激光可用于形成穿透绝缘本体521-1及522-1的孔。若CO2激光用于形成穿透绝缘本体521-1及522-1的孔，则一秒钟可形成约一千五百个孔而不会对连接部件515产生损害。通孔532可沿着第一绝缘层521及第二绝缘层522的边缘予以形成以与芯片510的侧壁间隔开。
[0089]参考图10，一金属层可经形成以填充下部导通孔531及通孔532。因此，下部导通体541可形成于下部导通孔531中。此外，贯穿电极542可形成于通孔532中。另外，一第一金属层551及一第二金属层552可分别形成于铜层521-2及铜层522-2上。在各种实施例中，下部导通体541、贯穿电极542、第一金属层551及第二金属层552可为使用一电镀程序形成。在此情形中，铜层521-2及522-2可用作晶种层。下部导通体541可将芯片510的连接部件515电親合至第一金属层551。此外，贯穿电极542可将第一金属层551电親合至第二金属层552。
[0090]在执行用于形成下部导通体541及贯穿电极542的电镀程序之前，可执行用于改良填充下部导通孔531及通孔532的金属层与绝缘本体521-1及522-1之间的一黏合强度的一程序。为执行用于改良填充下部导通孔531及通孔532的金属层与绝缘本体521-1及
522-1之间的一黏合强度的一程序，可将下部导通孔531及通孔532的侧壁活化。此活化程序可通过将一传导性钯胶体材料沉积于下部导通孔531及通孔532的侧壁上来执行。此夕卜，在执行用于形成下部导通体541及贯穿电极542的电镀程序之前，可另外执行诸如一除胶渣(de-smear)处理程序的一清洁程序使得下部导通体541经形成无缺陷。除胶渣处理程序可经执行以移除残存于由下部导通孔531曝露的连接部件515上的有机残留物。
[0091]在图11中，第一金属层(图10之551)可经图案化以形成多个电路图案551_1、551-2及551-3。电路图案551-1可经形成以接触下部导通体541。此外，电路图案551-2可经形成以接触贯穿电极542。电路图案551-3可经形成以电耦合至芯片510的其它连接部件或电耦合至电路图案551-1及551-2。在各种实施例中，为图案化第一金属层(图10之551)，可在第一金属层(图10之551)上形成达约5微米至约150微米的一厚度的一干膜抗蚀剂层且可使用UV射线将干膜抗蚀剂层的预定区选择性移除以形成第一金属层(图10之551)的一干膜抗蚀剂图案曝露部分。随后，可通过一酸喷涂蚀刻程序来将第一金属层(图10的551)的曝露部分移除以形成多个电路图案551-1、551-2及551-3，且可然后移除干膜抗蚀剂图案。
[0092]在图12中，一第三绝缘层523可形成于第一绝缘层521的绝缘本体521-1上以覆盖电路图案551-1、551-2及551-3。第三绝缘层523可由一 RCC层形成。第三绝缘层523可经形成以包含由一树脂材料构成的一绝缘本体523-1及涂布于与第一绝缘层521相对的绝缘本体523-1的一表面上的一铜层523-2。因此，第三绝缘层523的绝缘本体523-1可附接至曝露于电路图案551-1、551-2与551-3之