树脂涂布铜(RCC)层。
[0026]上述实施例中，其中该多个电路图案、该金属层、该第一导通体及该第二导通体是通过使用该RCC层的铜层作为一晶种层所执行的电镀程序而形成。
[0027]上述实施例中，其中该第二导通体包含:
[0028]外导通体，其排列于毗邻于该第一绝缘层及该第二绝缘层的侧壁的外闭合环路线上;
[0029]内导通体，其排列于由该外闭合环路线环绕的内闭合环路线上且与该芯片间隔开；及
[0030]中间导通体，其排列于介于该外闭合环路线与该内闭合环路线之间的中间闭合环路线上，
[0031]其中该外导通体及该中间导通体沿着该第一绝缘层及该第二绝缘层的边缘以Z字形方式排列，且
[0032]其中该内导通体及该中间导通体沿着该第一绝缘层及该第二绝缘层的该边缘以Z字形方式排列。
[0033]上述实施例中，其中该第一芯片被安置成面向下，使得该第一芯片的该顶部表面在该第一绝缘层中面向下；且
[0034]其中该第二芯片被安置成面向上，使得该第二芯片的该顶部表面在该第二绝缘层中面向上。
【附图说明】
[0035]图1是图解说明根据一实施例的一嵌入式封装的一剖面图；
[0036]图2是图解说明根据一实施例的一嵌入式封装的一剖面图；
[0037]图3是图解说明包含于图2的嵌入式封装中的一芯片与贯穿电极之间的一安置关系的一平面图；
[0038]图4是图解说明根据又一实施例的一嵌入式封装的一剖面图。
[0039]图5是图解说明根据又一实施例的一嵌入式封装的一剖面图；
[0040]图6是图解说明包含于图5的嵌入式封装中的芯片与第一贯穿电极之间的一安置关系的一平面图；
[0041]图7至图13是图解说明根据一实施例的制造一嵌入式封装的一方法的剖面图；
[0042]图14至图21是图解说明根据一实施例的制造一嵌入式封装的一方法的剖面图及平面图；
[0043]图22至图30是图解说明根据一实施例的制造一嵌入式封装的一方法的剖面图；
[0044]图31至图40是图解说明根据一实施例的制造一嵌入式封装的一方法的剖面图及平面图；
[0045]图41是图解说明包含根据各种实施例的嵌入式封装中的至少一个的一电子系统的一方块图；且
[0046]图42是包含根据各种实施例的嵌入式封装中的至少一个的另一电子系统的一方块图。
【具体实施方式】
[0047]将理解，尽管可在本文中使用术语第一、第二、第三等来阐述各种组件，但此等组件不应受到此等术语限制。此等术语仅用于区别一个组件与另一组件。因此，在各种实施例中的一第一组件可在其它实施例中称为一第二组件而不背离本发明的教示。此外，各种实施例是针对嵌入式封装、其制造方法、包含其的电子系统及包含其的存储卡。
[0048]还将理解，当将一组件称作为位于另一组件之“上”、“上方”、“上面”、“下”、“下方”或“下面”时，该组件可直接接触该另一组件，或其间可存在至少一个介入组件。因此，所使用的诸如“在...上”、“在...上方”、“在...上面”、“在...下”、“在...下方”、“在...下面”及诸如此类的术语仅用于阐述特定实施例的用途且并不意欲限制本发明的范围。
[0049]将进一步理解，当将一组件称作为“电耦合”至另一组件时，其可直接电耦合至该另一组件或电耦合至该另一组件，或者可存在介入组件。相比而言，当将一组件称作为“直接电耦合”另一组件时，则不存在介入组件。用以阐述组件或层之间的关系的其它措词应以相似方式解释(例如，“在...之间”对“直接在...之间”，“毗邻”对“直接毗邻”，“在...上”对“直接在...上”)。本文中所使用的术语“芯片”可对应于一内存芯片，诸如一动态随机存取内存(DRAM)芯片、一静态随机存取内存(SRAM)芯片、一闪存芯片、一磁性随机存取内存(MRAM)芯片、一电阻式随机存取内存(ReRAM)芯片、一铁电随机存取内存(FeRAM)芯片，或一相变随机存取内存(PcRAM)芯片。在替代方案中，本文中所使用的术语「芯片”可对应于一逻辑芯片，举例而言，一非内存芯片。
[0050]参考图1，阐述图解说明根据一实施例的一嵌入式封装100的一剖面图。参考图1，嵌入式封装100可包含一第一绝缘层121、附接至第一绝缘层121的一第二绝缘层122及嵌入于第一绝缘层121及第二绝缘层122中的一芯片110。芯片110可具有一顶部表面111及一底部表面112。连接部件115可安置于芯片110的顶部表面111上。尽管图中未展示，但芯片110的作用区可被安置成毗邻于上面安置有连接部件115的顶部表面111。在各种实施例中，连接部件115可是金属垫。第二绝缘层122可安置于第一绝缘层121上。第一绝缘层121的一顶部表面可附接至第二绝缘层122的一底部表面。第一绝缘层121及第二绝缘层122可包含相同材料层。在各种实施例中，第一绝缘层121及第二绝缘层122可包含一树脂材料。举例而言，第一绝缘层121及第二绝缘层122中的每一个可包含一树脂涂布铜(RCC)层。
[0051]芯片110可嵌入于第一绝缘层121及第二绝缘层122中使得芯片110的顶部表面111面向第一绝缘层121。芯片110可安置于第一绝缘层121与第二绝缘层122之间使得芯片110的作用区及连接部件115面向下。因此，芯片110的顶部表面111及侧壁可接触第一绝缘层121。芯片110的底部表面112可与第一绝缘层121的一顶部表面共面。在此情形中，第二绝缘层122的一底部表面可接触芯片110的底部表面112及第一绝缘层121的一顶部表面。
[0052]—金属层152可安置于第二绝缘层122的一顶部表面上。金属层152可充当嵌入式封装100的一上部电磁干扰(EMI)屏蔽层。另外，金属层152亦可充当将自芯片110产生的热发射至嵌入式封装100的一外部区中的一热辐射器。在各种实施例中，金属层152可为通过使用第二绝缘层122的一 RCC层的一铜层作为一晶种层所执行的一电镀程序而形成的一铜层。
[0053]多个电路图案151-1、151-2及151-3可安置于第一绝缘层121的一底部表面上。电路图案151-1可透过下部导通体141电耦合至连接部件115。下部导通体141可为填充下部导通孔131的金属导通体，下部导通孔131穿透第一绝缘层121以曝露芯片110的连接部件115。下部导通体141可在芯片110与外部连接部件170之间提供信号路径。电路图案151-2可经由贯穿电极142电耦合至金属层152。贯穿电极142可为填充通孔132的金属电极，通孔132穿透第一绝缘层121及第二绝缘层122以曝露金属层152。一接地电压可透过贯穿电极142施加至金属层152。因此，贯穿电极142也可充当嵌入式封装100的侧EMI屏蔽层。电路图案151-3可电耦合至芯片110的其它连接部件或可电耦合至电路图案151-1 及 151-2。
[0054]多个电路图案151-1、151-2及151-3可通过图案化借助使用第一绝缘层121的一RCC层的一铜层作为一晶种层所执行的一电镀程序所生长的一金属层(亦即，一铜层)(如同，金属层152)而形成。下部导通体141及贯穿电极142可包含与多个电路图案151-1、151-2及151-3相同的材料。在此情形中，用于形成电路图案151-1、151-2及151-3的金属层、第二绝缘层122上的金属层152、下部导通体141及贯穿电极142可通过相同电镀程序同时形成。
[0055]—第三绝缘层123可安置于第一绝缘层121的一底部表面上以覆盖电路图案151-1、151-2及151-3。第三绝缘层123可具有曝露电路图案151-3的开口 161。在各种实施例中，第三绝缘层123可包含一树脂材料。举例而言，第三绝缘层123可包含一 RCC层。外部连接部件170 (举例而言，焊料球)可被安置成电耦合至由开口 161曝露的电路图案151-3。
[0056]参考图2，阐述图解说明根据一实施例的一嵌入式封装200的一剖面图。参考图3，阐述图解说明一芯片与包含于图2的嵌入式封装200中的贯穿电极之间的一安置关系的一平面图。图2是沿着图3的一线I1-1I’截取的一剖面图。在图3中，未图解说明和芯片与嵌入式封装200的贯穿电极之间的安置关系不相关的组件以避免图的复杂性。参考图2及图3，嵌入式封装200可包含一第一绝缘层221、附接至第一绝缘层221的一第二绝缘层222及嵌入于第一绝缘层221及第二绝缘层222中的一芯片210。芯片210可具有一顶部表面211与一底部表面212。连接部件215可安置于芯片210的顶部表面211上。尽管图中未展示，但芯片210的作用区可经安置成毗邻于上面安置有连接部件215的顶部表面211。在各种实施例中，连接部件215可为金属垫。第二绝缘层222可安置于第一绝缘层221上。第一绝缘层221的一顶部表面可附接至第二绝缘层222的一底部表面。第一绝缘层221及第二绝缘层222可包含相同材料层。在各种实施例中，第一绝缘层221及第二绝缘层222可包含一树脂材料。举例而言，第一绝缘层221及第二绝缘层222中的每一个可包含一树脂涂布铜(RCC)层。
[0057]芯片210可经嵌入于第一绝缘层221及第二绝缘层222中使得芯片210的顶部表面211面向第一绝缘层221。芯片210可安置于第一绝缘层221与第二绝缘层222之间使得芯片210的作用区及连接部件215面向下。因此，芯片210的顶部表面211及侧壁可接触第一绝缘层221。芯片210的底部表面212可与第一绝缘层221的一顶部表面共面。在此情形中，第二绝缘层222的一底部表面可接触芯片210的底部表面212及第一绝缘层221的一顶部表面。
[0058]—金属层252可安置于该第二绝缘层222的一顶部表面上。金属层252可充当嵌入式封装200的一上部EMI屏蔽层。另外，金属层252亦可充当将自芯片210产生的热发射至嵌入式封装200的一外部区中的一热辐射器。在各种实施例中，金属层252可为通过使用第二绝缘层222的一 RCC层的一铜层作为一晶种层所执行的一电镀程序而形成的一铜层。
[0059]多个电路图案251-1、251-2及251-3可安置于第一绝缘层221的一底部表面上。电路图案251-1可透过下部导通体241电耦合至连接部件215。下部导通体241可为填充下部导通孔231的金属导通体，该下部导通孔穿过第一绝缘层221以曝露芯片210的连接部件215。下部导通体241可在芯片210与外部连接部件270之间提供信号路径。电路图案251-2可经由贯穿电极242a、242b及242c电耦合至金属层252。贯穿电极242a、242b及242c中的每一个可为填充一通孔232a、232b或232c的一金属电极，通孔232a、232b或232c穿透第一绝缘层221及第二绝缘层222以曝露金属层252。可透过贯穿电极242a、242b及242c将一接地电压施加至金属层252。因此，贯穿电极242a、242b及242c亦可充当嵌入式封装200的侧EMI屏蔽层。电路图案251-3可电耦合至芯片210的其它连接部件或可电耦合至电路图案251-1及251-2。
[0060]如展示贯穿电极242a、242b及242c的一平面布局的图3中所图解说明，贯穿电极242a,242b及242c可包含外贯穿电极242a、内贯穿电极242b及中间贯穿电极242c。外贯穿电极242a可沿着嵌入式封装200的边缘予以规则地排列。此外，内贯穿电极242b亦可沿着嵌入式封装200的边缘予以规则地排列。类似地，中间贯穿电极242c亦可沿着嵌入式封装200的边缘予以规则地排列。更具体而言，外贯穿电极242a可沿着嵌入式封装200的边缘予以规则地排列以距芯片210相对较远。此外，内贯穿电极242b可沿着嵌入式封装200的边缘予以规则地排列以相对接近于芯片210。外贯穿电极242a可规则地排列在毗邻于嵌入式封装200的侧壁的一外闭合环路线上。另外，内贯穿电极242b可规则地排列在由外闭合环路线环绕的一内闭合环路线上。在各种实施例中，外贯穿电极242a中的每一个可被安置成沿垂直于芯片210的侧壁中的任一个的一方向与内贯穿电极242b中的任一个重迭。举例而言，外贯穿电极242a中的一个及内贯穿电极242b中的一个可安置于垂直于芯片210的侧壁中的一个的一直线232s上。中间贯穿电极242c可规则地排列在外闭合环路线与内闭合环路线之间的一中间闭合环路线上。
[0061]芯片210与中间贯穿电极242c之间的一距离可小于芯片210与外贯穿电极242a之间的一距离且可大于芯片210与内贯穿电极242b之间的一距离。此外，外贯穿电极242a及中间贯穿电极242c可沿着嵌入式封装200的边缘以一 Z字形方式予以排列。此外，内贯穿电极242b及中间贯穿电极242c亦可沿着嵌入式封装200的边缘以一 Z字形方式予以排列。因此，在具有一矩形形状的嵌入式封装200的拐角区中的每一个中，外贯穿电极242a中的每一个、中间贯穿电极242c中的每一个及内贯穿电极242b中的每一个可依序安置于嵌入式封装200的一顶点朝向嵌入式封装200的一中心点延伸的一对角线，如图3的一平面图中所图解说明。若嵌入式封装200包含具有上文所提及构造的贯穿电极242a、242b及242c，贯穿电极242a、242b及242c中的至少一个可定位于自芯片210的任一位置朝向嵌入式封装200的边缘的任一位置延伸的一任意线。因此，贯穿电极242a、242b及242c可使嵌入式封装200的一侧EMI屏蔽效率最大化。
[0062]多个电路图案251-1、251-2及251-3可通过图案化借助使用第一绝缘层221的一RCC层的一铜层作为一晶种层所执行的一电镀程序所生长的一金属层(亦即，一铜层)(如同，金属层252)而形成。下部导通体241及贯穿电极242a、242b及242c可包含与多个电路图案251-1、251-2及251-3相同的材料。在此情形中，用于形成电路图案251-1、251-2及251-3的金属层、第二绝缘层222上的金属层252、下部导通体241及贯穿电极242a、242b及242c可通过相同电镀程序同时形成。
[0063]—第三绝缘层223可安置于第一绝缘层221的一底部表面上以覆盖电路图案251-1、251-2及251-3。第三绝缘层223可具有曝露电路图案251-3的开口 261。在各种实施例中，第三绝缘层223可包含一树脂材料。举例而言，第三绝缘层223可包含一 RCC层。外部连接部件270 (举例而言，焊料球)可被安置成电耦合至由开口 261曝露的电路图案251-3。
[0064]参考图4，图解说明一剖面图(图解说明根据一实施例的一嵌入式封装300)。在图4中，嵌入式封装300可包含一第一绝缘层321、一第二绝缘层322、一第三绝缘层323，及嵌入于第一绝缘层321、第二绝缘层322及第三绝缘层323中的第一芯片310a及第二芯片310b。第一芯片310a可包含安置于一顶部表面上的第一连接部件315a。第二芯片310b可包含安置于其一顶部表面上的第二连接部件315b。尽管图中未展示，但第一芯片310a的作用区可经安置成毗邻于上面安置有第一连接部件315a的第一芯片310a的顶部表面。另夕卜，第二芯片310b的作用区可经安置成毗邻于上面安置有第二连接部件315b的第二芯片310b的顶部表面。在各种实施例中，第一连接部件315a及第二连接部件315b可为金属垫。
[0065]第三绝缘层323可堆栈于第一绝缘层321上。此外，第二绝缘层322可堆栈于第三绝缘层323上。第一绝缘层321的一顶部表面可附接至第三绝缘层323的一底部表面。此外，第三绝缘层323的一顶部表面可附接至第二绝缘层322的一底部表面。第一绝缘层321、第二绝缘层322及第三绝缘层323可包含相同材料层。在各种实施例中，第一绝缘层321、第二绝缘层322及第三绝缘层323可包含一树脂材料。举例而言，第一绝缘层321、第二绝缘层322及第三绝缘层323中的每一个可包含一 RCC层。
[0066]第一芯片310a可嵌入于第一绝缘层321、第二绝缘层322及第三绝缘层323中使得第一芯片310a的顶部表面面向第一绝缘层321。第一芯片310a可安置于第一绝缘层321与第三绝缘层323之间使得第一芯片310a的作用区及第一连接部件315a面向下。因此，第一芯片310a的顶部表面及第一芯片310a的侧壁的部分可接触第一绝缘层321。此外，第一芯片310a的侧壁的剩余部分可接触第三绝缘层323。第一芯片310a的一底部表面可接触第二芯片310b的一底部表面。因此，第二芯片310b可安置于第二绝缘层322与第三绝缘层323之间使得第二芯片310b的作用区及第二连接部件315b面向上。因此，第二芯片310b的顶部表面及第二芯片310b的侧壁的部分可接触第二绝缘层322。此外，第二芯片310b的侧壁的剩余部分可接触第三绝缘层323。
[0067]多个第一电路图案351-1、351-2及351-3可安置于第一绝缘层321的一底部表面上。第一电路图案351-1可透过下部导通体341a电耦合至第一芯片310a的第一连接部件315a。下部导通体341a可为填充下部导通孔331a的金属导通体，下部导通孔331a穿透第一绝缘层321以曝露第一芯片310a的第一连接部件315a。下部导通体341a可在第一芯片310a与外部连接部件370之间提供信号路径。第一电路图案351-2可电耦合至第一贯穿电极342。第一电路图案351-3可电耦合至第二贯穿电极343。在替代方案中，第一电路图案351-3可电耦合至第一芯片310a的其它连接部件或可电耦合至第一电路图案351-1及351-2。
[0068]—第四绝缘层324可安置于第一绝缘层321的一底部表面上以覆盖第一电路图案351-1、351-2及351-3。第四绝缘层324可具有曝露第一电路图案351-3的开口 361。在各种实施例中，第四绝缘层324可包含一树脂材料。举例而言，第四绝缘层324可包含一 RCC层。外部连接部件370 (举例而言，焊料球)可被安置成电耦合至由开口 361曝露的第一电路图案351-3。
[0069]多个第二电路图案352-1、352-2及352_3可安置于该第二绝缘层322的一顶部表面上。第二电路图案352-1可透过上部导通体341b电耦合至第二芯片310b的第二连接部件315b。上部导通体341b可为填充上部导通孔331b的金属导通体，上部导通孔331b穿透第二绝缘层322以曝露第二芯片310b的第二连接部件315b。上部导通体341b可在第二芯片310b与外部连接部件370之间提供信号路径。第二电路图案352-2可电耦合至第一贯穿电极342。第二电路图案352-3可电耦合至第二贯穿电极343。第二电路图案352-3亦可电耦合至第二芯片310b的其它连接部件或可电耦合至第二电路图案352-1及352-2。
[0070]第一贯穿电极342可为填充第一通孔332的金属电极，第一通孔332穿透第一绝缘层321、第二绝缘层322