像素阵列基板的制作方法
【技术领域】
[0001]本发明是有关于一种主动元件基板，且特别是有关于一种像素阵列基板。
【背景技术】
[0002]近年来环保意识抬头，具有低消耗功率、空间利用效率佳等优越特性的平面显示面板(flat display panel)已成为市场主流。然而，随着显示科技的发展，使用者除了要求上述特性外，更将焦点转向显示面板的外观美感。详言之，使用者除了希望显示面板具有低消耗功率、空间利用效率佳等优越特性外，更希望显示面板具有大显示面积、窄边框(slimboarder)，进而实现简洁优雅的显示器。
[0003]为了实现窄边框的显示面板，有人提出，在形成像素结构时，一并在基板的周边区形成栅极驱动电路，即业界俗称的G0A(gate driver on array)电路，以取代占去大面积的栅极驱动芯片(gate driver IC)，进而缩减显示面板的边框宽度。然而，在现有的GOA电路中，GOA电路的总线(bus lines)占去GOA电路整体宽度的40%以上，而不利于边框宽度进一步地缩减。此外，为了在有限的面积中布置更多的线路，GOA电路的连接线路往往会跨越过总线，进而与总线耦合成寄生电容，增加了GOA电路的负载(loading)。
【发明内容】
[0004]本发明提供一种像素阵列基板，采用所述像素阵列基板的显示面板易于实现窄边框。
[0005]本发明提供一种像素阵列基板，所述像素阵列基板包括基板、至少一导电物、多个像素单元、多条数据线、多条扫描线、至少一移位寄存器以及至少一总线。基板具有第一表面、第二表面与至少一穿孔。第一表面与第二表面相对。至少一穿孔贯穿第一表面与第二表面。至少一导电物设置于至少一穿孔中。多个像素单元配置于第一表面上。每一像素单元包括主动元件以及像素电极。主动元件具有栅极、与栅极重叠设置的通道以及分别与通道二侧电性连接的源极与漏极。像素电极与漏极电性连接。多条数据线配置于第一表面上，且像素单元与所对应的数据线的其中一条电性连接。多条扫描线配置于第一表面上，且像素单元与所对应的扫描线的其中一条电性连接。至少一移位寄存器位于第一表面上，用以传递第一栅极信号至对应的扫描线。至少一总线藉由至少一导电物与至少一移位寄存器电性连接。
[0006]本发明提供另一种像素阵列基板，所述像素阵列基板包括基板、至少一导电物、多个像素单元、多条数据线、多条扫描线、第一移位寄存器以及第二移位寄存器。基板具有第一表面、第二表面与至少一穿孔。第一表面与第二表面相对。至少一穿孔贯穿第一表面与第二表面。至少一导电物设置于至少一穿孔中。多个像素单元配置于显示区及第一表面上。每一像素单元包括主动元件以及像素电极。主动元件具有栅极、与栅极重叠设置的通道以及分别与通道二侧电性连接的源极与漏极。像素电极与漏极电性连接。栅极、通道、源极、漏极以及像素电极位于基板的同一侧。多条数据线配置于第一表面上，且像素单元与所对应的数据线的其中一条电性连接。多条扫描线配置于第一表面上，且像素单元与所对应的扫描线的其中一条电性连接。第一移位寄存器位于第一表面上，用以传递第一栅极信号至对应的扫描线。第二移位寄存器位于第二表面上，用以传递第二栅极信号至对应的扫描线。第一移位寄存器与第二移位寄存器分别具有第一晶体管以及第二晶体管。第一晶体管包括设置于第一表面上的第一栅极、设置于第一栅极上的第一栅极绝缘层、设置于第一栅极绝缘层上的第一通道、设置于第一通道上的第一源极与第一漏极。第二晶体管包括设置于第二表面上的第二栅极、设置于第二栅极上的第二栅极绝缘层、设置于第二栅极绝缘层上的第二通道、设置于第二通道上的第二源极与第二漏极。第二通道位于基板的第二表面与第二栅极之间。
[0007]在本发明的一实施例中，上述的至少一导电物为多个导电物。至少一移位寄存器更包括位于第一表面上的第一移位寄存器以及位于第二表面上的第二移位寄存器。第一移位寄存器与第二移位寄存器藉由其中一个导电物电性连接。第一移位寄存器与第二移位寄存器于法线方向上重叠。扫描线包括多条第一扫描线以及多条第二扫描线。第一扫描线电性连接第一移位寄存器且用以接收第一移位寄存器提供的第一栅极信号。第二扫描线电性连接第二移位寄存器且用以接收第二移位寄存器提供的第二栅极信号。第一扫描线与第二扫描线相互交错排列。
[0008]在本发明的一实施例中，上述的第二移位寄存器藉由其中之一的导电物与第二扫描线电性连接。
[0009]在本发明的一实施例中，上述的至少一总线更包括多条第一总线以及多条第二总线。多条第一总线位于第一表面并透过第一移位寄存器与第一扫描线电性连接。多条第二总线位于第二表面并透过第二移位寄存器与第二扫描线电性连接。第一总线与第二总线在法线方向上对齐或错开。
[0010]在本发明的一实施例中，上述的第一移位寄存器与第二移位寄存器分别具有第一晶体管以及第二晶体管。第二晶体管透过其中之一个导电物与第一晶体管电性连接。第一晶体管包括设置于第一表面上的第一栅极、设置于第一栅极上的第一栅极绝缘层、设置于第一栅极绝缘层上的第一通道、设置于第一通道上的第一源极与第一漏极。第一源极或第一漏极与相对应的至少一总线电性连接。
[0011]在本发明的一实施例中，上述的第二晶体管包括第二通道、第二源极、第二漏极、第二栅极绝缘层以及第二栅极。第二通道设置于第二表面。第二源极与第二漏极设置于第二通道远离基板的一侧。第二源极或第二漏极与相对应的总线电性连接。第二栅极绝缘层覆盖第二通道、第二源极、第二漏极与第二表面。第二栅极设置于第二栅极绝缘层远离第二通道的一侧。第二通道位于基板的第二表面与第二栅极之间。
[0012]在本发明的一实施例中，上述的第一栅极位于第一通道与基板的第一表面之间。
[0013]基于上述，在本发明一实施例的像素阵列基板中，至少部份的总线位于基板的第二表面上。所述总线利用穿过基板的第一、二表面的导电物与对应的移位寄存器电性连接。换言之，利用所述导电物，像素阵列基板的部份构件可设置于基板的第一表面上，而像素阵列基板的另一部份构件可设置于基板的第二表面上。藉此，像素阵列基板的周边区宽度可缩减，而有助于采用所述像素阵列基板的显示面板实现超窄边框。
[0014]为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
【附图说明】
[0015]图1为本发明一实施例的像素阵列基板的立体示意图。
[0016]图2为本发明一实施例的像素阵列基板的剖面示意图。
[0017]图3为本发明另一实施例的像素阵列基板的立体示意图。
[0018]图4为本发明另一实施例的像素阵列基板的剖面示意图。
[0019]图5为本发明再一实施例的像素阵列基板的剖面示意图。
[0020]图6为本发明一实施例的像素阵列基板的立体示意图。
[0021]其中，附图标记:
[0022]100、100A、100B、100C:像素阵列基板
[0023]110:基板
[0024]I 1a:显示区
[0025]IlOb:周边区
[0026]I 1c:第一表面
[0027]I 1d:第二表面
[0028]120、120A、150:导电物
[0029]130:像素单元
[0030]132:像素电极
[0031]140、140A、140C:扫描驱动电路
[0032]A-A’、B-B，、C-C，、D_D，:剖线
[0033]BL、BL0、BLe:总线
[0034]CH、CH1、CH2、CH3:通道
[0035]D、D1、D2、D3:漏极
[0036]DL:数据线
[0037]d:方向
[0038]N:法线方向
[0039]G、G1、G2、G3:栅极
[0040]G1、GI1、GI2:栅极绝缘层
[0041]K:输出信号端
[0042]P1、P2:信号接垫
[0043]PV:绝缘层
[0044]Rn、Rn+1:移位寄存器
[0045]S、S1、S2、S3:源极
[0046]SLm、SLm+1:扫描线
[0047]T、T3:主动元件
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