半导体器件的形成方法
【专利摘要】一种半导体器件的形成方法，包括：在半导体衬底上形成第一栅极；在第一栅极侧壁形成侧墙；在半导体衬底、第一栅极和侧墙上形成半导体材料层，半导体材料层的上表面高于第一栅极上表面；去除高于第一栅极的半导体材料层；对剩余半导体材料层进行回刻蚀，至去除覆盖在所述侧墙上的半导体材料层；对剩余半导体材料层部分进行图形化，在栅极两侧形成两第一接出部；在两第一接出部下对应形成第一源极和第一漏极。在本方案中，由于侧墙上的半导体材料层部分被刻蚀掉，减小甚至消除了第一栅极与第一源极、漏极之间的寄生电容，可以降低甚至消除第一栅极与第一源极、漏极之间的信号串扰，确保器件正常运行，且性能较佳。
【专利说明】
半导体器件的形成方法
技术领域
[0001]本发明涉及半导体技术领域，特别涉及一种半导体器件的形成方法。
【背景技术】
[0002]在半导体技术领域，低压驱动下的互补性金属氧化物半导体(Comp I ementaryMetal Oxide Semiconductor, CMOS)场效应晶体管(以下简称低压晶体管)和高压驱动下的高压金属氧化物半导体场效应晶体管(以下简称高压晶体管)，可以集成在一个半导体衬底上。由于高压晶体管，如横向双扩散金属氧化物半导体(Lateral double-diffus1nMetal-Oxide-semiconductor, LDM0S)场效应晶体管，具有较高击穿电压，满足耐高压、实现功率控制等方面的要求，被广泛应用于高压功率集成电路，如作为逻辑元件器件。
[0003]现有的集成有低压晶体管和高压晶体管的半导体器件的形成方法包括:
[0004]参照图1，提供半导体衬底1，在半导体衬底I上形成有:位于第一阱区10的高压晶体管2、3及位于第二区20中的低压晶体管4，第一阱区10与第二阱区20通过浅沟槽隔离结构5绝缘隔离；
[0005]以高压晶体管2为例，高压晶体管2具有栅极20，在栅极20上形成有硬掩模层6，在栅极20及硬掩模层6侧壁形成有侧墙7。
[0006]参照图2，在半导体衬底I上、硬掩模层6上和侧墙7侧壁形成半导体材料层8 ;半导体材料层8分为:半导体衬底I上的第一部分81、和硬掩模层6上的第二部分82和侧墙7侧壁的第三部分83。
[0007]参照图3，在半导体材料层8上形成图形化的掩膜层9，定义出对应源极、漏极位置的接出部，为提高套准精度，图形化的掩模层9覆盖侧墙7上的半导体材料层部分；
[0008]以图形化的掩膜层9为掩膜，刻蚀半导体材料层8(参照图3)至露出硬掩模层6上表面和半导体衬底I上表面，在栅极20两侧对应源极和漏极的位置形成接出部21、22 ;
[0009]参照图4，去除图形化的掩膜层；
[0010]之后，以硬掩模层为掩膜，对接出部21、22及其下的半导体衬底进行离子注入，在接出部21、22下对应形成源极23和漏极24，接出部21、22分别与源极23和漏极24接出电连接；
[0011]最后，去除硬掩模层。
[0012]但是，参照图4，由于侧墙7上的第三部分83未刻蚀掉，接出部21、22与第三部分83连接在一起。第三部分83与栅极20之间形成寄生电容(parasitic capacitance)，寄生电容会引发栅极20与源极21和漏极22之间的信号串扰，而干扰器件的正常运行。而且，还存在栅极20与第三部分83之间击穿的可能性，同样的问题也存在于高压晶体管3及低压晶体管4，使得栅极与源极或漏极直接电连接，这会引起器件失效。
【发明内容】
[0013]本发明解决的问题是，使用现有技术形成集成有低压晶体管和高压晶体管的半导体器件中，在栅极与其源极或漏极之间存在寄生电容，造成器件中信号串扰，甚至引起器件失效。
[0014]为解决上述问题，本发明提供一种半导体器件的形成方法，该半导体器件的形成方法包括:
[0015]提供半导体衬底；
[0016]在所述半导体衬底上形成第一栅极；
[0017]在所述第一栅极侧壁形成侧墙；
[0018]在所述半导体衬底上、第一栅极上和侧墙上形成半导体材料层，所述半导体材料层的上表面高于第一栅极上表面；
[0019]去除高于所述第一栅极上表面的半导体材料层部分；
[0020]在对剩余半导体材料层部分进行回刻蚀后，对剩余半导体材料层部分进行图形化，在所述第一栅极两侧的半导体衬底上形成两第一接出部；
[0021]在对剩余半导体材料层部分进行回刻蚀后，对剩余半导体材料层部分进行图形化，在所述第一栅极两侧的半导体衬底上形成两第一接出部；
[0022]对两第一接出部及其下的半导体衬底进行离子注入，在两第一接出部下方的半导体衬底中形成第一源极和第一漏极。
[0023]可选地，使用化学机械研磨工艺，去除高于所述第一栅极上表面的半导体材料层部分。
[0024]可选地，所述半导体材料层的材料为多晶硅。
[0025]可选地，所述侧墙材料为氧化硅。
[0026]可选地，在所述第一栅极侧壁形成侧墙的方法包括:
[0027]在所述半导体衬底上和第一栅极上形成侧墙材料层；
[0028]对所述侧墙材料层进行回刻蚀，至露出所述第一栅极的上表面。
[0029]可选地，在所述半导体衬底上、第一栅极上和侧墙上形成半导体材料层之前，在所述第一栅极上形成硬掩模层；
[0030]所述侧墙还位于所述硬掩模层侧壁。
[0031]可选地，所述第一栅极为高压晶体管中的栅极或低压晶体管中的栅极。
[0032]可选地，在形成所述第一栅极、第一源极和第一漏极时，同时在所述半导体衬底上形成第三栅极、所述第三栅极两侧的第三源极和第三漏极；
[0033]所述第一栅极和第三栅极其中之一为高压晶体管中的栅极，另一为低压晶体管中的栅极。
[0034]可选地，所述第一栅极为高压晶体管的栅极，在形成所述第一栅极之前，还包括:
[0035]对所述半导体衬底进行第一型离子注入以形成第一阱区，所述第一型离子与半导体衬底的掺杂类型反型；
[0036]对第一阱区进行第二型离子注入以形成第二阱区，所述第一型离子和第二型离子的类型反型；
[0037]对所述第二阱区进行第一型离子注入，在第一栅极两侧分别形成两第一漂移区；
[0038]在每个所述第一漂移区中形成一个第一浅沟槽隔离结构；
[0039]所述第一栅极位于两第一浅沟槽隔离结构之间的半导体衬底上；
[0040]所述第一源极和第一漏极分别位于第一栅极两侧的两第一漂移区中，且通过第一浅沟槽隔离结构与第一栅极隔离。
[0041]可选地，所述第一栅极为高压晶体管的栅极，在形成所述第一栅极之前，还包括:
[0042]对所述半导体衬底进行第一型离子注入以形成第一阱区，所述第一型离子与半导体衬底的掺杂类型反型；
[0043]对所述第一阱区进行第二型离子注入，在第一栅极两侧分别形成两第二漂移区；
[0044]在每个所述第二漂移区中形成一个第二浅沟槽隔离结构；
[0045]所述第一栅极位于两第二浅沟槽隔离结构之间的第一阱区上；
[0046]所述第一源极和第一漏极分别位于第一栅极两侧的两第二漂移区中，且通过第二浅沟槽隔离结构与第一栅极隔离。
[0047]可选地，所述第二栅极为低压晶体管的栅极，在对所述半导体衬底进行第一型离子注入以形成第一阱区之前或之后，还在所述半导体衬底中进行离子注入以形成第三阱区，所述第三阱区与第一阱区间隔开；
[0048]在所述第一漂移区中形成第一浅沟槽隔离结构时，还在所述第三阱区与第一阱区之间形成第三浅沟槽隔离结构；
[0049]在形成所述第一栅极时，还在所述第三阱区形成第三栅极；
[0050]在所述第一栅极侧壁形成所述侧墙时，还在所述第三栅极侧壁形成侧墙，且露出第三源极和第三漏极；
[0051]在对应所述第一源极和第一漏极的位置分别形成两第一接出部时，还对应所述第三源极和第三漏极的位置形成两第三接出部；
[0052]当所述第三阱区和第一漂移区具有同型掺杂时，在形成第一源极和第一漏极时，还对两第三接出部及其下方的第三阱区进行离子注入，在两第三接出部下分别形成第三源极和第二漏极。
[0053]可选地，所述第一接出部覆盖所述第一源极、和与所述第一源极相邻的浅沟槽隔离结构部分，所述另一第一接出部覆盖所述第一漏极、和与所述第一漏极相邻的浅沟槽隔尚结构部分；
[0054]所述第三接出部覆盖所述第三源极、和与所述第三源极相邻的浅沟槽隔离结构部分，所述另一第三接出部覆盖所述第三漏极、和与所述第三漏极相邻的浅沟槽隔离结构部分。
[0055]与现有技术相比，本发明的技术方案具有以下优点:
[0056]在形成半导体材料层时，半导体材料层上表面高于第一栅极上表面，而现有技术中半导体材料层形成于侧墙侧壁；之后，去除高于所述第一栅极上表面的半导体材料层部分，使剩余半导体材料层部分上表面与第一栅极上表面持平；接着，对剩余的半导体材料层部分进行回刻蚀，至去除覆盖在侧墙上的半导体材料层部分；之后，对剩余的半导体材料层部分进行图形化，以对应第一源极和第一漏极的位置分别形成两第一接出部；对两第一接出部及其下的半导体衬底进行离子注入，分别形成第一源极和第一漏极。在回刻蚀过程中，由于剩余的半导体材料层部分的上表面到半导体衬底上表面的距离相等，因此各个部分的刻蚀速率基本相同，因此待侧墙上方的半导体材料层部分全刻蚀掉，仅剩余覆盖半导体衬底的半导体材料层部分。由于侧墙上的半导体材料层部分被刻蚀掉，减小甚至消除了第一栅极与第一源极、漏极之间的寄生电容，可以降低甚至消除第一栅极与第一源极、漏极之间的信号串扰，确保器件正常运行，且性能较佳。
【附图说明】
[0057]图1?图4是现有技术的半导体器件在形成过程中各个阶段的剖面图；
[0058]图5?图17是本发明具体实施例的半导体器件在形成过程中各个阶段的剖面图。
【具体实施方式】
[0059]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0060]参照图5，提供半导体衬底100。半导体衬底100具有用于形成低压晶体管的区域以及高压晶体管的区域，其中各个区域的布置可根据具体的器件结构进行设计。
[0061]在本实施例中，半导体衬底100可以为硅衬底，也可以是锗、锗硅、砷化镓衬底或绝缘体上硅衬底。本领域技术人员可以根据需要选择半导体衬底的类型，因此半导体衬底100的类型不应成为限制本发明的保护范围的特征。本实施例中的半导体衬底100为硅衬底，因为在硅衬底上实施本技术方案要比在其他类型衬底上实施本技术方案成本低。
[0062]参照图6，对半导体衬底100进行第一型离子注入形成第一阱区110、和进行第二型离子注入形成第三阱区130，其中第一型离子与第二型离子的类型反型，第一阱区110相比半导体衬底100具有反型掺杂。本实施例中第一阱区HO和第三阱区130为相邻阱区，其位置关系仅起到示例作用，不构成对本发明保护范围的限制。第一阱区110为形成高压晶体管的区域，第三阱区130为形成低压晶体管的区域。
[0063]在本实施例中，半导体衬底100具有P型掺杂，相应地第一型离子为N型离子，第二型离子为P型离子。第一阱区110为形成具有高压晶体管的器件的区域，第三阱区130位为形成具有低压晶体管的器件区域。因此，为使得第一阱区110能够耐高电压而具有高电阻，第一阱区110中第一型离子的掺杂浓度要小于第三阱区130中第二型离子的掺杂浓度。
[0064]在其他实施例中，还可以是:半导体衬底为N型掺杂，第一型离子为P型离子，第二型离子为N型离子，第一阱区相比于半导体衬底和第三阱区为耐高压P阱区。
[0065]在本实施例中，第一型离子和第二型离子的类型反型，但不限于此。在其他示例中，还可以是:第一型离子和第二型离子同型。对于第一型离子和第二型离子的类型可根据需要进行选择。
[0066]在本实施例中，由于第一型离子和第二型离子反型，因此对第一阱区110和第三阱区130要分别进行两次离子注入的过程。也就是:首先在半导体衬底100上形成第一掩膜图形，定义出第一阱区的窗孔，之后以第一掩膜图形为掩膜，对半导体衬底进行第一型离子注入形成第一阱区110，最后去除第一掩膜图形；接着，在半导体衬底100上形成第二掩膜图形，定义出第三阱区的窗口，之后以第二掩膜图形为掩膜，对半导体衬底进行第二型离子注入形成第三阱区130。
[0067]参照图7，对第一阱区110进行第二型离子注入以形成第二阱区120，第二阱区120为高压阱区，第二型离子掺杂浓度较低；
[0068]参照图8，对第二阱区120进行第一型离子注入以形成两间隔的第一漂移区121 ;和，
[0069]对第一阱区110进行第二型离子注入以形成两间隔的第二漂移区111，两第二漂移区111之间、第二漂移区111与第二阱区120之间间隔开。
[0070]为使第一漂移区121和第二漂移区111能够耐高压而具有高电阻，第一漂移区121和第二漂移区111中的离子掺杂浓度较低。
[0071]参照图9，在半导体衬底100中形成:隔离第一阱区110与第三阱区130、分别位于两第一漂移区121中、隔离第二阱区120与相邻的第二漂移区111、分别位于两第二漂移区111中的浅沟槽隔离结构。其中第一漂移区121中的浅沟槽隔离结构为第一浅沟槽隔离结构141，第二漂移区111中的浅沟槽隔离结构，及隔离第二阱区120与相邻的第二漂移区111的浅沟槽隔离结构为第二浅沟槽隔离结构142，隔离第一阱区110与第三阱区130的浅沟槽隔离结构为第三浅沟槽隔离结构143。
[0072]在本实施例中，第一、二、三浅沟槽隔离结构在同一步骤中形成。具体地，第一、二、三浅沟槽隔离结构的形成方法包括:
[0073]对半导体衬底100进行图形化，分别形成对应第一、二、三浅沟槽隔离结构的沟槽，当第一、二、三浅沟槽隔离结构所需深度均相同时，所有沟槽可在一个步骤中形成，当第一、二、三浅沟槽隔离结构所需深度不相同时，对不同深度的沟槽可分别形成；
[0074]在沟槽侧壁形成衬垫层140，衬垫层140的材料为氧化硅，能够改善后续沟槽中浅沟槽隔离结构与半导体衬底之间的界面特性；
[0075]使用化学气相沉积形成浅沟槽隔离材料，浅沟槽隔离材料填充满沟槽并覆盖半导体衬底100 ；
[0076]使用化学机械研磨工艺，去除高于半导体衬底100的浅沟槽隔离材料，剩余的浅沟槽隔离材料作为浅沟槽隔离结构。
[0077]参照图10，在两第一浅沟槽隔离结构141之间的半导体衬底上形成第一栅极151、位于第一栅极151上的硬掩模层170，其中第一栅极151与第二阱区120之间形成有栅介质层(图中未标号)，第一栅极151伸出至两第一浅沟槽隔离结构141上，第一栅极151通过栅介质层和第一浅沟槽隔离结构141，与第二阱区120和两第一漂移区121隔离；和，
[0078]在两第二漂移区111中的两第二浅沟槽隔离结构142之间的半导体衬底上形成第二栅极152、位于第二栅极152上的硬掩模层170，其中第二栅极152与第一阱区110之间形成有栅介质层(图中未标号)，第二栅极152伸出至位于两第二浅沟槽隔离结构142上，第二栅极152通过栅介质层和第二浅沟槽隔离结构142，与第一阱区110和两第二漂移区111隔离；和，
[0079]在第三阱区130形成位于半导体衬底100上的两间隔的第三栅极153、位于第三栅极153上的硬掩模层170，在第三栅极153与半导体衬底100之间形成有栅介质层(图中未标号)。
[0080]在本实施例中，第一栅极151、第二栅极152和第三栅极153可在同一步骤中形成。第一、二、三栅极及硬掩模层170的形成方法包括:在半导体衬底100上形成栅极材料层、位于栅极材料层上的硬掩模材料层；对硬掩模材料层和栅极材料层进行图形化以形成硬掩模层170和第一、二、三栅极。
[0081]参照图11，在硬掩模层170侧壁、第一栅极151侧壁、第二栅极152侧壁和第三栅极153侧壁形成侧墙180，侧墙180的材料为绝缘介质材料，如氧化硅。
[0082]在本实施例中，侧墙180的形成方法包括:
[0083]在半导体衬底上和硬掩模层上，以及硬掩模层侧壁和第一、二、三栅极侧壁沉积侧墙材料层；
[0084]对侧墙材料层进行回刻蚀，由于硬掩模层侧壁和第一、二、三栅极侧壁的侧墙材料层部分在垂直于半导体衬底100上表面方向上的厚度大于，半导体衬底100和硬掩模层170上的侧墙材料层部分，因此在回刻蚀过程中，半导体衬底100和硬掩模层170上的侧墙材料层部分被全部被刻蚀掉后，在硬掩模层170侧壁和第一、二、三栅极侧壁上还剩余有侧墙材料层部分以作为侧墙180。
[0085]参照图12，在半导体衬底100上、硬掩模层170和侧墙180上形成半导体材料层190，半导体材料层190高于硬掩模层170，半导体材料层190用于形成连接源极和漏极的接出部。由于硬掩模层170高于半导体衬底100，因此硬掩模层170上的半导体材料层部分高于半导体衬底100上的半导体材料层部分。
[0086]半导体材料层的材料为非掺杂多晶硅，具体可使用化学气相沉积工艺形成。
[0087]参照图13，使用化学机械研磨工艺，对半导体材料层190上表面进行平坦化处理，至剩余半导体材料层190上表面与硬掩模层170上表面基本持平。
[0088]化学机械研磨工艺包括两个步骤:第一研磨步骤，至硬掩模层170上的半导体材料层部分与半导体衬底100上的半导体材料层部分等高；第二研磨步骤，至剩余半导体材料层部分上表面与硬掩模层170上表面基本持平。
[0089]参照图14，以硬掩模层170和侧墙180为掩膜，对剩余的半导体材料层190部分进行回刻蚀，至覆盖在侧墙180上的半导体材料层部分被去除并得到所需接出部的厚度。结合参照图13，由于半导体材料层190上表面平坦，半导体材料层190各个部分在垂直于半导体材料层190上表面方向上的刻蚀速率相同，待得到所需接出部厚度后，侧墙180倾斜侧壁的半导体材料层部分也被刻蚀掉，仅剩余半导体衬底100上的半导体材料层部分。
[0090]参照图15，使用光刻、刻蚀工艺，对剩余的半导体材料层部分进行图形化，在每个栅极两侧对应源极、漏极的位置形成两接出部，接出部用于将对应的源极、漏极接出。
[0091]其中，位于第一栅极151两侧的第一漂移区121上的接出部为第一接出部191，位于第二栅极152两侧的第二漂移区111上的接出部为第二接出部192，位于第三栅极153两侧的第三阱区130上的两接出部为第三接出部193 ;
[0092]参照图16，以硬掩模层170和侧墙180为掩膜，对第一接出部191及其下的第一漂移区121进行第一型离子注入，在两第一漂移区121中分别形成第一源极161和第一漏极162，第一源极161和第一漏极162分别通过第一浅沟槽隔离结构141绝缘隔离；和，
[0093]对第二接出部192及其下的第二漂移区111进行第二型离子注入，在两第二漂移区111中分别形成第二源极163、第二漏极164，第二源极163和第二漏极164分别通过第二浅沟槽隔离结构142绝缘隔离；和，
[0094]对第三接出部193及其下的第三阱区130进行第一型离子注入，以形成第三源极和第三漏极(图中未标号)，其中两第三栅极153共用一个极区165。
[0095]另外，在对第三栅极153两侧的第三阱区中进行第一型离子注入之前，还包括:使用轻掺杂漏注入工艺，对第三栅极153两侧的第三阱区中进行轻掺杂以形成轻掺杂区160，轻掺杂区160有助于减少源漏间的沟道漏电效应。第三源极和第三漏极与轻掺杂区160相比，为中等或高等剂量的离子注入。
[0096]由于第一源极、漏极和第三源极、漏极为同型掺杂，因此可在同一步骤中形成；
[0097]参照图17，去除硬掩模层170 (参照图16)。
[0098]通过对第一、二、三接出部进行离子注入，使得接出部导电，接出部与其下的源极或漏极点连接。
[0099]第一接出部191覆盖第一源极161、和与所述第一源极161相邻的浅沟槽隔离结构部分，另一第一接出部191覆盖第一漏极162、和与第一漏极162相邻的浅沟槽隔尚结构部分；第二接出部192覆盖第二源极163、和与第二源极163相邻的浅沟槽隔离结构部分，另一第二接出部192覆盖第二漏极164、和与第二漏极164相邻的浅沟槽隔离结构部分；第三接出部193覆盖第三源极、和与第三源极相邻的浅沟槽隔离结构部分，另一第三接出部193覆盖第三漏极、和与第三漏极相邻的浅沟槽隔离结构部分。
[0100]这样，接出部相对增大了源极和漏极的表面积，避免源极和漏极表面积较小而造成源极和漏极无法与其他器件电连接的问题。由于接出部的原因，预先设计的源极和漏极表面积无需太大，进一步地，可减小半导体衬底上有源区区域面积，以增加器件集成度。
[0101]与现有技术相比，在侧墙180的倾斜侧壁上没有半导体材料层残留，仅剩余侧墙180 —侧的半导体衬底上的接出部，减小甚至消除了第一栅极151与第一源极161和第一漏极162之间、第二栅极152与第二源极164和第二漏极165之间、第三栅极与第三源极和第三漏极之间的寄生电容，可以降低甚至消除栅极与相邻的源极和漏极之间的信号串扰，确保器件正常运行，且性能较佳。
[0102]至此，参照图17，在同一半导体衬底100上形成:位于第一阱区110的两个反型的高压晶体管，和位于第三阱区130的两个低压晶体管，体现高压晶体管与低压晶体管形成工艺具有较佳的兼容性。
[0103]虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
【主权项】
1.一种半导体器件的形成方法，其特征在于，包括: 提供半导体衬底； 在所述半导体衬底上形成第一栅极； 在所述第一栅极侧壁形成侧墙； 在所述半导体衬底上、第一栅极上和侧墙上形成半导体材料层，所述半导体材料层的上表面高于第一栅极上表面； 去除高于所述第一栅极上表面的半导体材料层部分； 在去除高于所述第一栅极上表面的半导体材料层部分后，对剩余的半导体材料层部分进行回刻蚀，至去除覆盖在所述侧墙上的半导体材料层部分； 在对剩余半导体材料层部分进行回刻蚀后，对剩余半导体材料层部分进行图形化，在所述第一栅极两侧的半导体衬底上形成两第一接出部； 对两第一接出部及其下的半导体衬底进行离子注入，在两第一接出部下方的半导体衬底中形成第一源极和第一漏极。2.如权利要求1所述的半导体器件的形成方法，其特征在于，使用化学机械研磨工艺，去除高于所述第一栅极上表面的半导体材料层部分。3.如权利要求2所述的半导体器件的形成方法，其特征在于，所述半导体材料层的材料为多晶娃。4.如权利要求1所述的半导体器件的形成方法，其特征在于，所述侧墙材料为氧化硅。5.如权利要求1所述的半导体器件的形成方法，其特征在于，在所述第一栅极侧壁形成侧墙的方法包括: 在所述半导体衬底上和第一栅极上形成侧墙材料层； 对所述侧墙材料层进行回刻蚀，至露出所述第一栅极的上表面。6.如权利要求1所述的半导体器件的形成方法，其特征在于，在所述半导体衬底上、第一栅极上和侧墙上形成半导体材料层之前，在所述第一栅极上形成硬掩模层； 所述侧墙还位于所述硬掩模层侧壁。7.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一栅极为高压晶体管中的栅极或低压晶体管中的栅极。8.如权利要求7所述的半导体器件的形成方法，其特征在于，在形成所述第一栅极、第一源极和第一漏极时，同时在所述半导体衬底上形成第三栅极、所述第三栅极两侧的第三源极和第二漏极； 所述第一栅极和第三栅极其中之一为高压晶体管中的栅极，另一为低压晶体管中的栅极。9.如权利要求8所述的半导体器件的形成方法，其特征在于，所述第一栅极为高压晶体管的栅极，在形成所述第一栅极之前，还包括: 对所述半导体衬底进行第一型离子注入以形成第一阱区，所述第一型离子与半导体衬底的掺杂类型反型； 对第一阱区进行第二型离子注入以形成第二阱区，所述第一型离子和第二型离子的类型反型； 对所述第二阱区进行第一型离子注入，在第一栅极两侧分别形成两第一漂移区； 在每个所述第一漂移区中形成一个第一浅沟槽隔离结构； 所述第一栅极位于两第一浅沟槽隔离结构之间的半导体衬底上； 所述第一源极和第一漏极分别位于第一栅极两侧的两第一漂移区中，且通过第一浅沟槽隔离结构与第一栅极隔离。10.如权利要求8所述的半导体器件的形成方法，其特征在于，所述第一栅极为高压晶体管的栅极，在形成所述第一栅极之前，还包括: 对所述半导体衬底进行第一型离子注入以形成第一阱区，所述第一型离子与半导体衬底的掺杂类型反型； 对所述第一阱区进行第二型离子注入，在第一栅极两侧分别形成两第二漂移区； 在每个所述第二漂移区中形成一个第二浅沟槽隔离结构； 所述第一栅极位于两第二浅沟槽隔离结构之间的第一阱区上； 所述第一源极和第一漏极分别位于第一栅极两侧的两第二漂移区中，且通过第二浅沟槽隔离结构与第一栅极隔离。11.如权利要求9所述的半导体器件的形成方法，其特征在于，所述第二栅极为低压晶体管的栅极，在对所述半导体衬底进行第一型离子注入以形成第一阱区之前或之后，还在所述半导体衬底中进行离子注入以形成第三阱区，所述第三阱区与第一阱区间隔开； 在所述第一漂移区中形成第一浅沟槽隔离结构时，还在所述第三阱区与第一阱区之间形成第三浅沟槽隔离结构； 在形成所述第一栅极时，还在所述第三阱区形成第三栅极； 在所述第一栅极侧壁形成所述侧墙时，还在所述第三栅极侧壁形成侧墙，且露出第三源极和第二漏极； 在对应所述第一源极和第一漏极的位置分别形成两第一接出部时，还在对应所述第三源极和第三漏极的位置形成两第三接出部； 当所述第三阱区和第一漂移区具有同型掺杂时，在形成第一源极和第一漏极时，还对两第三接出部及其下方的第三阱区进行离子注入，在两第三接出部下分别形成第三源极和第二漏极。12.如权利要求11所述的半导体器件的形成方法，其特征在于，所述第一接出部覆盖所述第一源极、和与所述第一源极相邻的浅沟槽隔离结构部分，所述另一第一接出部覆盖所述第一漏极、和与所述第一漏极相邻的浅沟槽隔离结构部分； 所述第三接出部覆盖所述第三源极、和与所述第三源极相邻的浅沟槽隔离结构部分，所述另一第三接出部覆盖所述第三漏极、和与所述第三漏极相邻的浅沟槽隔离结构部分。
【文档编号】H01L21/336GK105826201SQ201510012092
【公开日】2016年8月3日
【申请日】2015年1月9日
【发明人】洪波, 蔡建祥
【申请人】中芯国际集成电路制造(上海)有限公司