一种有效增加pn结结面积的芯片结构及其制造方法
【专利摘要】本发明涉及一种可以有效增加PN结结面积的芯片结构及其制造方法，属于半导体技术领域。其芯片结构包括芯片本体，芯片本体包括衬底层以及在衬底层其中一面或两面同时掺杂形成与衬底层导电类型相反的重掺杂层，重掺杂层与衬底层相交处形成PN结，PN结裸露处覆盖有钝化层，芯片本体的上下表面均覆盖有金属层；所述PN结为若干呈U型的曲面结正反首尾相连而成，其中U型曲面结的中部为平面结。本发明通过将原有的平面PN结设计为由多个具有U型结构构成的曲面结，在不增加原有芯片本体尺寸的前提下，有效增大了PN结的面积，从而在不增加制造成本的基础上达到增大芯片额定电流的目的。
【专利说明】
一种有效増加PN结结面积的芯片结构及其制造方法
技术领域
[0001]本发明涉及一种芯片结构及其制造方法，特别是一种可以有效增加PN结结面积的芯片结构及其制造方法，属于半导体技术领域。
【背景技术】
[0002]半导体芯片无论工作于正向还是反向状态，其电流流过PN结均会导致芯片受热引起温升，而温度正是半导体芯片发生热击穿失效的主要影响因素。为了防止芯片发生热击穿失效，一般都将芯片的工作结温限制在低于120°C以下。
[0003]芯片的正反向额定工作电流均根据其额定工作结温所确定，一旦芯片的尺寸确定，则意味着芯片PN结的结面积确定，流过该单位结面积的额定电流密度也就确定下来。若想增大芯片的额定工作电流，但又不能增大单位面积的额定电流密度而使得工作结温超额定值，则现有做法是通过增大芯片的尺寸来实现，增大芯片的尺寸，也就是增大了 PN结的结面积，这种现有做法带来的是芯片成本的大幅度增加。
【发明内容】
[0004]本发明的目的是在不增大芯片尺寸的前提下，提供一种可有效增加PN结结面积的芯片结构，芯片制造成本无需增加。
[0005]为了实现上述目的，本发明所采用的技术方案为:
一种有效增加PN结结面积的芯片结构，包括芯片本体，芯片本体包括衬底层以及在衬底层其中一面或两面同时掺杂形成与衬底层导电类型相反的重掺杂层，重掺杂层与衬底层相交处形成PN结，PN结裸露处覆盖有钝化层，芯片本体的上下表面均覆盖有金属层;所述PN结为若干呈U型的曲面结正反首尾相连而成，其中U型曲面结的中部为平面结。
[0006]所述芯片本体的上表面设有凸台，凸台表面等距间隔设有若干凹坑，PN结裸露于凸台的侧面，凸台的侧面以及凸台边缘覆盖有钝化层。
[0007]所述芯片本体的上表面和下表面均设有凸台，上表面凸台和下表面凸台的表面对称设有等距间隔的若干凹坑，第一 PN结裸露于上表面凸台的侧面，第二 PN结裸露于下表面凸台的侧面，上表面凸台的侧面以及凸台的边缘覆盖有钝化层，下表面凸台的侧面以及凸台的边缘覆盖有钝化层。
[0008]所述凹坑的横截面形状为方形或圆形或六边形或环形。
[0009]所述芯片本体的上下表面均为平面结构，PN结裸露于其中一个表面上。
[0010]所述芯片本体的上下表面均为平面结构，第一PN结裸露于上表面，第二 PN结裸露于下表面。
[0011]本发明同时还提供上述芯片结构的制造方法，其中芯片表面设有凸台的芯片结构，其制造方法依次包括以下内容:
步骤1:在芯片本体的上表面用带凹坑图形的掩膜版光刻，开设出凹坑的蚀刻窗口，或是在芯片本体的上下表面同时用带凹坑图形的掩膜版光刻，开设出凹坑的蚀刻窗口； 步骤2:在芯片本体的表面蚀刻出凹坑图形，使其深度不超过15微米；
步骤3:去除芯片本体上的光阻剂，在蚀刻出凹坑的一面或有凹坑的上下两面均匀掺杂与衬底层导电类型相反的杂质，通过扩散形成PN结，使PN结的结深不超过20微米；
步骤4:按现有工艺完成芯片的钝化和金属化操作。
[0012]其中芯片表面为平面结构的芯片，其制造方法依次包括以下内容:
步骤1:在芯片本体的上表面或上下表面同时进行局部掺杂，所掺杂的杂质浓度高于衬底层的杂质浓度，且导电类型与衬底层相反，并通过第一次扩散形成深度较浅的PN结；
步骤2:在上述扩散好的上表面或上下表面同时进行二次掺杂，所掺杂的杂质浓度高于衬底层的杂质浓度，且导电类型与衬底层相反，并通过第二次扩散形成最终深度的PN结，PN结的结深不超过1微米；
步骤3:按现有工艺完成芯片的钝化和金属化操作。
[0013]本发明通过将原有的平面PN结设计为由多个具有U型结构构成的曲面结，在不增加原有芯片本体尺寸的前提下，有效增大了PN结的面积，从而在不增加制造成本的基础上达到增大芯片额定电流的目的。
[0014]以下通过附图和【具体实施方式】对本发明做进一步阐述。
[0015]【附图说明】:
图1为本发明实施例一的侧面结构示意图；
图2为本发明实施例二的侧面结构示意图；
图3为图1和图2的方形凹坑俯视结构不意图；
图4为图1和图2的圆形凹坑俯视结构不意图；
图5为图1和图2的六边形凹坑俯视结构示意图；
图6为图1和图2的环形凹坑俯视结构不意图；
图7为本发明实施例三的侧面结构示意图；
图8为本发明实施例四的侧面结构示意图。
[0016]【具体实施方式】:
实施例1:如图1所示，一种有效增加PN结结面积的芯片结构，包括芯片本体，芯片本体包括衬底层I，衬底层I的其中一个表面开设有若干个等间距的凹坑6，凹坑6的横截面形状如图3至图6所示，可以为方形、圆形、六边形或环形等，凡是能形成本实施例中PN结3形状的图形结构均包含在内；在有凹坑6的一面掺杂形成与衬底层I导电类型相反的重掺杂层2，衬底层I与重掺杂层2之间的相交处形成PN结3，PN结3由若干呈U型的曲面结正反首尾相连而成，其中U型曲面结的中部为平面结。芯片本体有凹坑6的一面中部设有凸台4，PN结裸露于凸台4的侧面上，凸台4的侧面以及凸台4的边缘覆盖有钝化层5，钝化层5用于将裸露的PN结3包封，与外界隔离，芯片本体的上下表面均覆盖有金属层7(上表面的金属层未画出)。
[0017]上述实施例1的芯片结构的制造方法，依次包括以下内容:
步骤1:在芯片本体的上表面用带凹坑6图形的掩膜版光刻，开设出凹坑6的蚀刻窗口； 步骤2:在芯片本体的表面蚀刻出凹坑6图形，使其深度不超过15微米；
步骤3:去除芯片本体上的光阻剂，在蚀刻出凹坑6的一面均匀掺杂与衬底层I导电类型相反的杂质，通过扩散形成重掺杂层2，重掺杂层2与衬底层I的相交处形成PN结3，使PN结3的结深不超过20微米； 步骤4:按现有工艺完成芯片的钝化和金属化操作。
[0018]实施例2:如图2所示，一种有效增加PN结结面积的芯片结构，包括芯片本体，芯片本体包括衬底层I，衬底层I的上表面开设有若干个等间距的凹坑601，衬底层I的下表面也对称开设有若干个等间距的凹坑602，凹坑601和凹坑602的形状相同，其横截面形状如图3至图6所示，可以为方形、圆形、六边形或环形等，凡是能形成本实施例中PN结形状的图形结构均包含在内。在芯片本体的上表面掺杂形成与衬底层I导电类型相反的重掺杂层201，衬底层I与重掺杂层201之间的相交处形成第一 PN结301;在芯片本体的下表面掺杂形成与衬底层I导电类型相反的重掺杂层202，衬底层I与重掺杂层202之间的相交处形成第二 PN结302，第一 PN结301和第二 PN结302均由若干呈U型的曲面结正反首尾相连而成，其中U型曲面结的中部为平面结。芯片本体的上下表面均设有凸台4，第一 PN结301和第二 PN结302均裸露于凸台4的侧面上，凸台4的侧面以及凸台4的边缘覆盖有钝化层5，钝化层5用于将裸露的第一 PN结301和第二 PN结302包封，与外界隔离，芯片本体的上下表面均覆盖有金属层7(图2中金属层未画出)。
[0019]上述实施例2的芯片结构的制造方法，依次包括以下内容:
步骤1:在芯片本体的上下表面同时用带凹坑图形的掩膜版光刻，开设出凹坑的蚀刻窗
P;
步骤2:在芯片本体的表面蚀刻出凹坑图形，使其深度不超过15微米；
步骤3:去除芯片本体上的光阻剂，在有凹坑的上下两面均匀掺杂与衬底层I导电类型相反的杂质，通过扩散分别形成重掺杂层201和202，重掺杂层201与衬底层I相交处形成第一 PN结301，重掺杂层202与衬底层I相交处形成第二 PN结302，第一 PN结301和第二 PN结302的结深相同且均不超过20微米；
步骤4:按现有工艺完成芯片的钝化和金属化操作。
[0020]实施例3:如图7所示，一种有效增加PN结结面积的芯片结构，包括芯片本体，芯片本体包括衬底层I，衬底层I的其中一个表面掺杂形成与衬底层I导电类型相反的重掺杂层2，衬底层I与重掺杂层2之间的相交处形成PN结3，PN结3由若干呈U型的曲面结正反首尾相连而成，其中U型曲面结的中部为平面结，PN结3裸露于重掺杂层2所在的表面上，PN结3裸露处覆盖有钝化层5，钝化层5用于将裸露的PN结3包封，与外界隔离，芯片本体的上下表面均覆盖有金属层7。
[0021]上述实施例3的芯片结构的制造方法，依次包括以下内容:
步骤1:在芯片本体的上表面进行局部掺杂，所掺杂的杂质浓度高于衬底层I的杂质浓度，且导电类型与衬底层I相反，并通过第一次扩散形成深度较浅的PN结；
步骤2:在上述扩散好的上表面进行二次掺杂，所掺杂的杂质浓度高于衬底层I的杂质浓度，且导电类型与衬底层I相反，并通过第二次扩散形成最终深度的PN结3，PN结3的结深不超过10微米；
步骤3:按现有工艺完成芯片的钝化和金属化操作。
[0022]实施例4:如图8所示，一种有效增加PN结结面积的芯片结构，包括芯片本体，芯片本体包括衬底层I，衬底层I的上表面掺杂形成与衬底层I导电类型相反的重掺杂层201，衬底层I与重掺杂层201之间的相交处形成第一 PN结301;在芯片本体的下表面掺杂形成与衬底层I导电类型相反的重掺杂层202，衬底层I与重掺杂层202之间的相交处形成第二 PN结302，第一 PN结301和第二 PN结302均由若干呈U型的曲面结正反首尾相连而成，其中U型曲面结的中部为平面结。第一 PN结301裸露于芯片本体的上表面，第二 PN结302裸露于芯片本体的下表面，第一 PN结301和第二 PN结302裸露处均覆盖有钝化层5，钝化层5用于将裸露的第一 PN结301和第二 PN结302包封，与外界隔离，芯片本体的上下表面均覆盖有金属层7。
[0023]上述实施例4的芯片结构的制造方法，依次包括以下内容:
步骤1:在芯片本体的上下表面同时进行局部掺杂，所掺杂的杂质浓度高于衬底层I的杂质浓度，且导电类型与衬底层I相反，并通过第一次扩散形成深度较浅的PN结；
步骤2:在上述扩散好的上下表面同时进行二次掺杂，所掺杂的杂质浓度高于衬底层I的杂质浓度，且导电类型与衬底层I相反，并通过第二次扩散分别形成最终深度的第一 PN结301和第二 PN结302，第一 PN结301和第二 PN结302的结深相同且均不超过10微米；
步骤3:按现有工艺完成芯片的钝化和金属化操作。
[0024]上述各实施例中给出的芯片结构，其PN结形状不同于现有技术中的平面PN结或现有曲面PN结，其PN结的横向长度显著增加，进而在不改变芯片尺寸的前提下，达到了增加PN结的结面积的显著效果。实施例1和实施例2所提供的芯片结构，采用台面工艺制造，其表面设置的凹坑6就是为了在杂质扩散时方便形成本发明中PN结的结构。而实施例3和实施例4则采用平面工艺制造，可以采用局部掺杂和二次扩散方式形成本发明所设计的PN结结构，无需进行凹坑6的设置。
[0025]为了避免所形成的PN结的曲面过渡处的曲率过大，从而造成该处的电流密度过大对电特性造成显著影响，上述方案中的PN结深度一般不超过20微米，同时所设置的凹坑6的深度也不超过10微米，保证芯片光刻工艺环节的顺利实现。
[0026]本发明提供的芯片结构，特别适用于瞬态电压抑制二极管芯片的设计制造，因瞬态电压抑制二极管芯片主要用于过电压箝位保护，需要抗反向浪涌电流能力较强，而抗反向浪涌电流的能力与PN结的结面积相关，结面积越大其抗浪涌能力越强，因此，在不增加芯片本体横向尺寸的前提下，利用本发明的结构设计，可以显著增大PN结的结面积，从而达到提高抗反向浪涌能力的目的。其中，实施例1和实施例3针对单向瞬态电压抑制二极管芯片结构设计，而实施例2和实施例4则是针对双向瞬态电压抑制二极管芯片结构设计。
[0027]以上实施例仅用以说明本发明的技术方案而非限制，本领域普通技术人员对本发明的技术方案所做的其他修改或者等同替换，只要不脱离本发明技术方案的精神和范围，均应涵盖在本发明的权利要求范围中。
【主权项】
1.一种有效增加PN结结面积的芯片结构，其特征在于:包括芯片本体，芯片本体包括衬底层以及在衬底层其中一面或两面同时掺杂形成与衬底层导电类型相反的重掺杂层，重掺杂层与衬底层相交处形成PN结，PN结裸露处覆盖有钝化层，芯片本体的上下表面均覆盖有金属层;所述PN结为若干呈U型的曲面结正反首尾相连而成，其中U型曲面结的中部为平面结。2.根据权利要求1所述的一种有效增加PN结结面积的芯片结构，其特征在于:所述芯片本体的上表面设有凸台，凸台表面等距间隔设有若干凹坑，PN结裸露于凸台的侧面，凸台的侧面以及凸台边缘覆盖有钝化层。3.根据权利要求1所述的一种有效增加PN结结面积的芯片结构，其特征在于:所述芯片本体的上表面和下表面均设有凸台，上表面凸台和下表面凸台的表面对称设有等距间隔的若干凹坑，第一 PN结裸露于上表面凸台的侧面，第二 PN结裸露于下表面凸台的侧面，上表面凸台的侧面以及凸台的边缘覆盖有钝化层，下表面凸台的侧面以及凸台的边缘覆盖有钝化层。4.根据权利要求2或3所述的一种有效增加PN结结面积的芯片结构，其特征在于:所述凹坑的横截面形状为方形或圆形或六边形或环形。5.根据权利要求1所述的一种有效增加PN结结面积的芯片结构，其特征在于:所述芯片本体的上下表面均为平面结构，PN结裸露于其中一个表面上。6.根据权利要求1所述的一种有效增加PN结结面积的芯片结构，其特征在于:所述芯片本体的上下表面均为平面结构，第一 PN结裸露于上表面，第二 PN结裸露于下表面。7.—种有效增加PN结结面积的芯片结构制造方法，其特征在于:包括按照下列顺序的步骤: 步骤1:在芯片本体的上表面用带凹坑图形的掩膜版光刻，开设出凹坑的蚀刻窗口，或是在芯片本体的上下表面同时用带凹坑图形的掩膜版光刻，开设出凹坑的蚀刻窗口； 步骤2:在芯片本体的表面蚀刻出凹坑图形，使其深度不超过15微米； 步骤3:去除芯片本体上的光阻剂，在蚀刻出凹坑的一面或有凹坑的上下两面均匀掺杂与衬底层导电类型相反的杂质，通过扩散形成PN结，使PN结的结深不超过20微米； 步骤4:按现有工艺完成芯片的钝化和金属化操作。8.—种有效增加PN结结面积的芯片结构制造方法，其特征在于:包括按照下列顺序的步骤: 步骤1:在芯片本体的上表面或上下表面同时进行局部掺杂，所掺杂的杂质浓度高于衬底层的杂质浓度，且导电类型与衬底层相反，并通过第一次扩散形成深度较浅的PN结； 步骤2:在上述扩散好的上表面或上下表面同时进行二次掺杂，所掺杂的杂质浓度高于衬底层的杂质浓度，且导电类型与衬底层相反，并通过第二次扩散形成最终深度的PN结，PN结的结深不超过1微米； 步骤3:按现有工艺完成芯片的钝化和金属化操作。
【文档编号】H01L21/22GK105870078SQ201610409498
【公开日】2016年8月17日
【申请日】2016年6月12日
【发明人】谢晓东, 保爱林
【申请人】浙江明德微电子股份有限公司