一种平面栅igbt及其制作方法
【专利摘要】一种平面栅IGBT及其制作方法，属于功率半导体器件技术领域。本发明在传统平面栅IGBT器件结构的基础上，在器件JFET区表面的部分区域引入浮空p型区，所述浮空p型区与栅电极在垂直于MOS沟道长度方向形成间隔分布，器件正向导通时在JFET区通过垂直于MOS沟道长度方向上从栅极往浮空p型区方向的横向载流子扩散，本发明结构在不影响器件正向导通特性的条件下，减小了器件的栅极电容，特别是栅极?集电极电容，提高了器件的开关速度，降低了器件的开关损耗，同时不会使器件的阻断特性劣化。
【专利说明】
一种平面栅IGBT及其制作方法
技术领域
[0001 ]本发明属于功率半导体器件技术领域，涉及绝缘栅双极型晶体管(IGBT)，具体涉及平面栅绝缘栅双极型晶体管。
【背景技术】
[0002]绝缘栅双极型晶体管(IGBT)是一种MOS场效应和双极型晶体管复合的新型电力电子器件。它既有MOSFET易于驱动，控制简单的优点，又有功率晶体管导通压降低，通态电流大，损耗小的优点，已成为现代电力电子电路中的核心电子元器件之一，广泛地应用在诸如通信、能源、交通、工业、医学、家用电器及航空航天等国民经济的各个领域。IGBT的应用对电力电子系统性能的提升起到了极为重要的作用。
[0003]从IGBT发明以来，人们一直致力于改善IGBT的性能。经过二十几年的发展，相继提出了多代IGBT器件结构，使器件性能得到了稳步的提升。沟槽栅IGBT结构消除了平面栅IGBT结构的JFET区电阻，并可获得更高的MOS沟道密度，从而可使器件的特性获得显著提高。然而，与平面栅IGBT结构相比，沟槽栅结构底部的高电场是影响其可靠性的主要因数之一，因而目前高压IGBT仍主要采用平面栅结构。对于高压平面栅IGBT，为了减小器件P型基区之间的JFET区电阻并在器件正向导通时通过在JFET区栅电极下形成的电子积累层提高器件的载流子注入增强效应，器件P型基区之间的JFET区很宽。宽JFET区上部的栅极结构带来了大的器件电容，特别是栅极-集电极电容，降低了器件的开关速度，增大了器件的开关损耗，同时提高了对器件栅驱动电路能力的要求。此外，器件JFET区上部的栅极电容，在器件小电流开启过程中会形成负微分电容效应，使器件在开启过程中产生震荡并由此带来电磁辐射的问题。
【发明内容】
[0004]为了在不影响正向导通时器件的载流子浓度分布和导通压降以及器件的阻断电压的情况下，减小器件的栅极电容，特别是栅极-集电极电容，提高器件的开关速度，减小开关损耗，进一步改善正向导通压降和开关损耗的折中，同时降低对器件栅驱动电路能力的要求，并克服负微分电容效应带来的开启过程中的震荡问题，在传统高压平面栅IGBT器件结构的基础上(如图1所示)，本发明提供一种高压平面栅IGBT(半元胞及沿AB线的剖面如图2和3所示)及其制作方法。本发明通过在器件JFET区表面的部分区域引入一层厚度小于P型基区的薄的浮空P型区，使所述浮空P型区与栅电极在垂直于MOS沟道长度方向形成间隔分布，并使所述浮空P型区在垂直于MOS沟道长度方向的长度小于器件JFET区双极载流子的扩散长度，并且在平行于MOS沟道长度方向的长度大于其在垂直于MOS沟道长度方向的长度，通常设置的长度比至少为4倍以上。在器件正向导通时，本发明通过在JFET区垂直于MOS沟道长度方向上从栅极往浮空P型区方向的横向载流子扩散，使浮空P型区下的JFET区具有与栅极下的JFET区相同的载流子浓度分布，从而在不影响器件正向导通的条件下，减小了器件的栅极电容，特别是栅极-集电极电容，提高了器件的开关速度，降低了器件的开关损耗，同时不会使器件的阻断特性劣化。此外，器件JFET区上部栅极电容的减小，减小了器件在小电流开启状态下的负微分电容效应，避免了器件在开启过程中的震荡和由此带来的电磁辐射问题，提高了器件的性能和可靠性。本发明提供的制作方法不需要增加复杂的工艺步骤，与传统平面栅IGBT制作方法兼容。
[0005]本发明技术方案如下:
[0006]一种平面栅IGBT，其半元胞结构及沿AB线的剖面如图2和图3所示，包括:从下至上依次层叠设置的背部集电极金属10、p型集电区9、N型场阻止层8和N-漂移区7;所述N-漂移区7上层两侧具有P型基区4，所述P型基区4上层具有相互独立的N+发射区3和P+发射区2;所述N+发射区3和P+发射区2上表面具有发射极金属I;其特征在于，位于两侧的发射极金属I之间的半导体表面具有复合栅极结构，复合栅极结构与发射极金属I之间具有间距;所述复合栅极结构包括介质层5以及位于介质层5之上的栅电极6;所述介质层5的下表面与部分N+发射区3、p型基区4和N-漂移区7的上表面相连;沿器件纵向方向，栅电极6在器件的一侧具有开口，所述开口的正下方具有浮空P型区11;所述浮空P型区11位于N-漂移区7上层，且沿器件横向方向，浮空P型区11的两侧与P型基区4之间具有间距，沿器件纵向方向，浮空P型区11的部分上表面与介质层5接触;所述浮空P型区11在垂直于MOS沟道长度方向的长度小于器件JFET区的双极载流子扩散长度，所述浮空P型区11和所述栅电极6在平行于MOS沟道长度方向的长度大于其在垂直于MOS沟道长度方向的长度，并且所述浮空P型区11在平行于MOS沟道长度方向的长度是其在垂直于MOS沟道长度方向长度的4倍以上;所述半元胞结构在沿器件横向方向的中线左右对称。
[0007]进一步的，一种平面栅IGBT，其半元胞结构及沿AB和CD线的剖面如图4、图5和图6所示，沿器件纵向方向，所述栅电极6在器件的一侧具有两个开口，两个开口的正下方均具有浮空P型区11，沿器件横向方向，浮空P型区11之间、浮空P型区11的两侧与P型基区4之间具有间距，且两侧的开口及浮空P型区11沿器件的中线对称。
[0008]进一步的，一种平面栅IGBT，其半元胞结构及沿AB和CD线的剖面如图7、图8和图9所示，在所述浮空P型区11之间、浮空P型区11的两侧与P型基区4之间的JFET区表面还具有一层N型层12，所述N型层12的掺杂浓度大于N-漂移区7的浓度，并且其结深不大于浮空P型区11的结深；
[0009]进一步的，所述P型基区4与N-漂移区7之间还可以具有一层N型空穴阻挡层；
[0010]进一步的，在MOS沟道区和JFET区上部的所述介质层5的厚度和材料可以相同也可以不同；
[0011]进一步的，所述漂移区结构为NPT结构或FS结构；所述IGBT器件采用半导体材料S 1、S i C、GaAs 或者 GaN 制作。
[0012]进一步的，所述器件结构不仅适用于IGBT器件，将器件背面的P型集电区9换为N+层，所述结构同样适用于MOSFET器件，作为MOSFET器件应用时，所述浮空P型区11的电位可以浮空也可与发射极等电位。
[0013]一种平面栅IGBT的制作方法，包括以下步骤:
[0014]第一步:选取一定厚度和浓度的轻掺杂FZ硅片用以形成器件的N-漂移区7;
[0015]第二步:在硅片背面通过离子注入N型杂质并退火制作器件的N型场阻止层8;
[0016]第三步:翻转并减薄硅片，在硅片正面制作器件的终端结构；
[0017]第四步:刻蚀有源区，在N-漂移区7表面形成介质层5;
[0018]第五步:在介质层5上淀积多晶硅层，并光刻、刻蚀形成栅电极6;
[0019]第六步:采用光刻工艺，通过离子注入P型杂质并退火，在N-漂移区7上层两侧形成P型基区4;
[0020]第七步:采用光刻工艺，通过离子注入P型杂质，在P型基区4之间N-漂移区7上层形成比P型基区4薄的浮空P型区11;
[0021]第八步:采用光刻工艺，通过离子注入N型杂质，在P型基区4上层形成N+发射区3;
[0022]第九步:采用光刻工艺，通过离子注入P型杂质，在P型基区4上层形P+发射区2，P+发射区2和N+发射区3相互独立；
[0023]第十步:淀积金属，并光刻、刻蚀，在栅电极两侧的器件表面形成金属集电极I;
[0024]第十一步:翻转硅片，减薄硅片厚度，在硅片背面注入P型杂质并退火，在N型场阻止层8下表面形成P型集电区9;
[0025]第十二步:背面淀积金属，在P型集电区9下表面形成金属集电极10。即制备得本发明平面栅IGBT。
[0026]需要说明的是，为了简化描述，上述器件结构和制备方法是以η沟道IGBT器件为例来说明，但本发明同样适用于P沟道IGBT器件的制备。且上述器件制备方法中的工艺步骤和工艺条件可根据实际需要进行增删和调整。
[0027]上述方案中，所述的器件横向方向对应的为图2中所示的坐标系中的X轴方向，器件纵向方向对应的为图2中所示的坐标系中的Z轴方向。
[0028]本发明的工作原理:
[0029 ] IGBT的开关过程就是对栅极电容进行冲、放电的过程，栅极电容越大冲、放电时间越长。因而，在IGBT的开关过程中，栅极电容，特别是栅极-集电极电容对器件的开关损耗具有重要的影响。对于高压平面栅IGBT器件，为了减小器件P型基区之间的JFET区电阻并在器件正向导通时通过在JFET区栅电极下形成的电子积累层提高器件的载流子注入增强效应，改善漂移区载流子的浓度分布，降低正向导通压降，改善正向导通压降和关断损耗的折中，器件P型基区之间的JFET区很宽。宽JFET区上部的栅极结构带来了大的器件电容，特别是栅极-集电极电容，降低了器件的开关速度，增大了器件的开关损耗，同时提高了对器件栅驱动电路能力的要求。此外，器件JFET区上部的栅极电容，在器件小电流开启过程中会形成负微分电容效应，使器件在开启过程中产生震荡并由此带来电磁辐射的问题。通过直接拿掉JFET区上部的栅电极而仅保留P型基区上部MOS沟道区的栅电极的方法，虽然可以减小器件的栅极电容，但是在器件正向导通时由于JFET区上部没有栅电极的作用，不能在器件的JFET区表面形成高浓度的电子积累层，作为电导调制型器件，这也意味着在JFET区不能获得高的空穴浓度，这导致了整个JFET区及JFET区下部的区域电子和空穴浓度降低，同时由于P型基区对空穴的抽取作用，在P型基区9和N-漂移区7的界面空穴载流子的浓度为0，因此，使得整个N-漂移区7的载流子浓度分布变差，消除了 JFET区上部的栅极结构带来的载流子注入增强效应，使器件的正向导通压降急剧增大，并影响了器件的关断特性，特别是关断过程中当器件电压达到母线电压之后的载流子复合阶段的特性，使器件关断过程中的拖尾时间增长，增大了关断损耗。本发明结构通过在器件JFET区表面的部分区域引入薄的浮空P型区11，所述浮空P型区11与栅电极6在垂直于MOS沟道长度方向形成间隔分布，并且所述浮空P型区11在垂直于MOS沟道长度方向的长度小于器件JFET区的双极载流子扩散长度，在器件正向导通时栅电极6下方的JFET区表面由于栅电极的作用形成高浓度的电子积累层，由于电导调制在栅电极6下方的JFET区也获得高浓度的空穴浓度，使栅电极下方的JFET区获得高的电子和空穴浓度；同时在浮空P型区11下方的JFET区，虽然不能通过电极的作用形成高浓度的电子积累层，但是由于在垂直于MOS沟道长度方向栅电极下方JFET区高的电子和空穴浓度，通过在垂直于MOS沟道长度方向上从栅电极6往浮空P型区11方向的横向载流子扩散，使浮空P型区11下方的JFET区也获得了与栅电极6下方的JFET区相同的高的电子和空穴浓度，使整个器件的JFET区及JFET区下部获得了高的电子和空穴浓度，具有与传统平面栅IGBT结构相同的载流子浓度分布和相同的正向导通特性。通过使所述浮空P型区11和所述栅电极6在平行于MOS沟道长度方向的长度大于其在垂直于MOS沟道长度方向的长度，并且使所述浮空P型区11在平行于MOS沟道长度方向的长度是其在垂直于MOS沟道长度方向长度的4倍以上，本发明在不影响器件正向导通特性和击穿特性的情况下尽可能的减小了器件的栅极电容，特别是栅极-集电极电容，提高了器件的开关速度，降低器件的开关损耗。此夕卜，器件JFET区上部栅极电容的减小，减小了器件在小电流开启状态下的负微分电容效应，避免了器件在开启过程中的震荡和由此带来的电磁辐射问题，提高了器件的性能和可靠性。
[0030]本发明的有益效果表现在:
[0031]本发明结构通过在器件JFET区表面的部分区域引入浮空P型区，所述浮空P型区与栅极在垂直于MOS沟道长度方向形成间隔分布，在正向导通时在JFET区通过垂直于MOS沟道长度方向上从栅极往浮空P型区方向的横向载流子扩散，本发明结构在不影响器件正向导通特性的条件下，减小了器件的栅极电容，特别是栅极-集电极电容，提高了器件的开关速度，降低了器件的开关损耗，同时不会使器件的阻断特性劣化。通过使所述浮空P型区11和所述栅电极6在平行于MOS沟道长度方向的长度大于其在垂直于MOS沟道长度方向的长度，并且使所述浮空P型区11在平行于MOS沟道长度方向的长度是其在垂直于MOS沟道长度方向长度的4倍以上，本发明在不影响器件正向导通特性和击穿特性的情况下尽可能的减小了器件的栅极电容，特别是栅极-集电极电容。此外，器件JFET区上部栅极电容的减小，减小了器件在小电流开启状态下的负微分电容效应，避免了器件在开启过程中的震荡和由此带来的电磁辐射问题，提高了器件的性能和可靠性。本发明提供的制作方法不需要增加复杂的工艺步骤，与传统平面栅IGBT制作方法兼容。本发明适用于从中等功率到大功率的高压半导体功率器件领域。
【附图说明】
[0032]图1是传统的平面栅IGBT器件半元胞结构示意图。
[0033]图2是本发明提供的第一种平面栅IGBT器件半元胞结构示意图。
[0034]图3是本发明提供的第一种平面栅IGBT器件半元胞结构沿AB线的剖面示意图。
[0035]图4是本发明提供的第二种平面栅IGBT器件半元胞结构示意图。
[0036]图5是本发明提供的第二种平面栅IGBT器件半元胞结构沿AB线的剖面示意图。
[0037]图6是本发明提供的第二种平面栅IGBT器件半元胞结构沿⑶线的剖面示意图。
[0038]图7是本发明提供的第三种平面栅IGBT器件半元胞结构示意图。
[0039]图8是本发明提供的第三种平面栅IGBT器件半元胞结构沿AB线的剖面示意图。
[0040]图9是本发明提供的第三种平面栅IGBT器件半元胞结构沿⑶线的剖面示意图。
[0041 ]图1至图9中，I为发射极金属，2为P+发射区，3为N+发射区，4为P型基区，5为介质层，6为栅电极，7为N-漂移区，8为N型电场阻止层，9为P型集电区，10为集电极金属，11为浮空P型区，12为N型层。
【具体实施方式】
[0042]以下结合附图，对本发明的原理和特性做进一步的说明，本发明的具体实施例子以6500V电压等级的IGBT为例进行说明，所举实例只用于解释本发明，并非用于限定本发明的范围。
[0043]实施例1:
[0044]一种平面栅IGBT，其半元胞结构及沿AB线的剖面如图2和图3所示，包括:背部集电极金属10、位于背部集电极金属10之上并与其相连的P型集电区9、位于P型集电区9之上并与其相连的N型场阻止层8、位于N型场阻止层8之上并与其相连的N-漂移区7;位于N-漂移区7上部两侧并与其相连的P型基区4，位于P型基区4上部并与其相连的彼此独立的N+发射区3和P+发射区2;位于N+发射区3和P+发射区2上表面的发射极金属I;位于发射极金属I之间半导体表面的复合栅极结构及浮空P型区11;其特征在于:所述复合栅极结构包括介质层5以及位于介质层5之上的栅电极6，所述介质层5和栅电极6位于N+发射区3、p型基区4的上部区域以及N-漂移区7的上部部分区域，所述介质层5的下表面与N+发射区3、p型基区4和N-漂移区7的上表面相连;所述浮空P型区11位于N-漂移区7的上表面部分区域，并与栅电极6在垂直于MOS沟道长度方向形成间隔分布，所述浮空P型区11在垂直于MOS沟道长度方向的长度小于器件JFET区的双极载流子扩散长度，所述浮空P型区11和所述栅电极6在平行于MOS沟道长度方向的长度大于其在垂直于MOS沟道长度方向的长度，并且所述浮空P型区11在平行于MOS沟道长度方向的长度是其在垂直于MOS沟道长度方向长度的4倍以上;所述半元胞结构在平行于MOS沟道长度的方向左右对称。形成的所述半元胞在平行于MOS沟道长度方向的长度为80-90微米，P型基区4之间的JFET区宽度为65-75微米，形成的所述半元胞在垂直于MOS沟道长度方向的长度为15-20微米;形成的栅电极在垂直于MOS沟道长度方向的长度为5-10微米;形成的浮空P型区11在平行于MOS沟道长度的方向位于半元胞的中心，左右对称，长度为50-70微米，浮空P型区11在垂直于MOS沟道长度的方向长度为5-10微米，浮空p型区11的结深为0.2-0.5微米。
[0045]实施例2:
[0046]一种平面栅IGBT，其半元胞结构及沿AB和CD线的剖面如图4、图5和图6所示，在实施例I的基础上，所述栅电极6在垂直于MOS沟道长度的方向在半元胞中心还具有I条左右对称的叉指。所述叉指在平行于MOS沟道长度方向的长度为3-5微米，在垂直于MOS沟道长度的方向长度为5-10微米。栅电极6叉指的存在进一步增强了栅极往发射极连接电极方向的横向载流子扩散，改善了正向导通特性和载流子浓度分布。
[0047]实施例3:
[0048]一种平面栅IGBT，其半元胞结构及沿AB和CD线的剖面如图7、图8和图9所示，在实施例2的基础上，在所述浮空P型区11之间、浮空P型区11的两侧与P型基区4之间的JFET区表面还具有一层N型层12，所述N型层12的掺杂浓度大于N-漂移区7的浓度，并且其结深小于浮空P型区11的结深0.1-0.3微米。N型埋层15的引入进一步提高了器件的正向导通特性和载流子浓度分布，在器件击穿时，N型埋层15为全耗尽。
【主权项】
1.一种平面栅IGBT，包括:从下至上依次层叠设置的背部集电极金属(10)、P型集电区(9)、N型场阻止层(8)和N-漂移区(7);所述N-漂移区(7)上层两侧具有P型基区(4)，所述P型基区(4)上层具有相互独立的N+发射区(3)和P+发射区(2);所述N+发射区(3)和P+发射区(2)上表面具有发射极金属(I);其特征在于，位于两侧的发射极金属(I)之间的半导体表面具有复合栅极结构，复合栅极结构与发射极金属(I)之间具有间距;所述复合栅极结构包括介质层(5)以及位于介质层(5)之上的栅电极(6);所述介质层(5)的下表面与部分N+发射区(3)、p型基区(4)和N-漂移区(7)的上表面相连;沿器件纵向方向，栅电极(6)在器件的一侧具有开口，所述开口的正下方具有浮空P型区(11);所述浮空P型区(11)位于N-漂移区(7)上层，且沿器件横向方向，浮空P型区(11)的两侧与P型基区(4)之间具有间距，沿器件纵向方向，浮空P型区(11)的部分上表面与介质层(5)接触;所述浮空P型区(11)在垂直于MOS沟道长度方向的长度小于器件JFET区的双极载流子扩散长度，所述浮空P型区(I I)和所述栅电极(6)在平行于MOS沟道长度方向的长度大于其在垂直于MOS沟道长度方向的长度，并且所述浮空P型区(11)在平行于MOS沟道长度方向的长度是其在垂直于MOS沟道长度方向长度的(4)倍以上。2.根据权利要求1所述的一种平面栅IGBT，其特征在于:所述栅电极(6)在器件的一侧具有两个开口，两个开口的正下方均具有浮空P型区(11)，沿器件横向方向，浮空P型区(11)之间、浮空P型区(11)的两侧与P型基区(4)之间具有间距，且两侧的开口及浮空P型区(11)沿器件的中线对称。3.根据权利要求1-2所述的一种平面栅IGBT，其特征在于:在所述浮空P型区(11)之间、浮空P型区(11)的两侧与P型基区(4)之间的JFET区表面还具有一层N型层(12)，所述N型层(12)的掺杂浓度大于N-漂移区(7)的浓度，并且其结深不大于浮空P型区(11)的结深。4.根据权利要求1-3所述的一种平面栅IGBT，其特征在于:在MOS沟道区和JFET区上部的所述介质层(5)的厚度和材料可以相同也可以不同。5.根据权利要求1-3所述的一种平面栅IGBT，其特征在于:所述P型基区(4)与N-漂移区(7)之间还可以具有一层N型空穴阻挡层。6.—种平面栅IGBT的制作方法，包括以下步骤: 第一步:选取一定厚度和浓度的轻掺杂FZ硅片用以形成器件的N-漂移区(7); 第二步:在硅片背面通过离子注入N型杂质并退火制作器件的N型场阻止层(8); 第三步:翻转并减薄硅片，在硅片正面制作器件的终端结构； 第四步:刻蚀有源区，在N-漂移区(7)表面形成介质层(5); 第五步:在介质层(5)上淀积多晶硅层，并光刻、刻蚀形成栅电极(6); 第六步:采用光刻工艺，通过离子注入P型杂质并退火，在N-漂移区(7)上层两侧形成P型基区(4); 第七步:采用光刻工艺，通过离子注入P型杂质，在P型基区(4)之间N-漂移区(7)上层形成比P型基区(4)薄的浮空P型区(11); 第八步:采用光刻工艺，通过离子注入N型杂质，在P型基区(4)上层形成N+发射区(3);第九步:采用光刻工艺，通过离子注入P型杂质，在P型基区(4)上层形P+发射区(2)，P+发射区(2)和N+发射区(3)相互独立； 第十步:淀积金属，并光刻、刻蚀，在栅电极两侧的器件表面形成金属集电极I; 第十一步:翻转硅片，减薄硅片厚度，在硅片背面注入P型杂质并退火，在N型场阻止层(8)下表面形成P型集电区(9); 第十二步:背面淀积金属，在P型集电区(9)下表面形成金属集电极(10)。即制备得本发明平面栅IGBT。
【文档编号】H01L29/66GK105932050SQ201610414414
【公开日】2016年9月7日
【申请日】2016年6月13日
【发明人】张金平, 张玉蒙, 田丰境, 刘竞秀, 李泽宏, 任敏, 张波
【申请人】电子科技大学