半导体器件及其制造方法

半导体器件及其制造方法
【专利摘要】本发明涉及半导体器件及其制造方法。本发明的目标是提供一种具有掩埋铜布线的半导体器件，该掩埋铜布线具有提高的可靠性。包括多孔低k膜的层间绝缘膜，在其布线沟槽中具有布线。该布线具有形成在布线沟槽的底面和侧壁上的第一势垒导体膜，形成在第一势垒导体膜上的第二势垒导体膜，和形成在第二势垒导体膜上的且主要由铜组成的主导体膜。第一势垒导体膜和第二势垒导体膜由相同的导体材料制成，但第一势垒导体膜的密度低于第二势垒导体膜的密度。
【专利说明】半导体器件及其制造方法
[0001 ]相关申请的交叉参考
[0002]2015年4月16日提出的日本专利申请N0.2015-084470的公开包括说明书、附图和摘要，通过引用的方式将其作为整体合并于此。
技术领域
[0003]本发明涉及一种半导体器件及其制造方法，其能够优选使用于例如具有掩埋铜布线的半导体器件及制造该半导体器件的方法。
【背景技术】
[0004]半导体器件的元件例如通过形成电路的多层布线结构来耦合。布线结构中的一种是掩埋布线结构。通过填充诸如布线沟槽或孔的布线开口形成该掩埋布线结构，通过镶嵌技术用布线材料填充在绝缘膜中形成该布线沟槽或孔。
[0005]日本未经审查的专利申请公开N0.2006-190884(专利文献I)、日本未经审查的专利申请公开N0.2004-253781 (专利文献2)、日本未经审查的专利申请公开N0.2009-158543(专利文献3)、日本未经审查的专利申请公开N0.2010-87352(专利文献4)、日本未经审查的专利申请公开N0.2004-94274(专利文献5)和日本未经审查的专利申请公开N0.2009-4633(专利文献6)，描述了与掩埋布线有关的技术。日本未经审查的专利申请公开N0.平6(1994)-151815(专利文献7)描述了与铝基布线有关的技术。日本未经审查的专利申请公开N0.2011-142169(专利文献8)、日本未经审查的专利申请公开N0.2011-9642(专利文献9)、日本未经审查的专利申请公开N0.2008-60316(专利文献10)和日本未经审查的专利申请公开N0.2007-43018(专利文献11)描述了与掩埋布线有关的技术。
[0006]专利文献
[0007][专利文献I]日本未经审查的专利申请公开N0.2006-190884
[0008][专利文献2]日本未经审查的专利申请公开N0.2004-253781
[0009][专利文献3]日本未经审查的专利申请公开N0.2009-158543
[0010][专利文献4]日本未经审查的专利申请公开N0.2010-87352
[0011][专利文献5]日本未经审查的专利申请公开N0.2004-94274
[0012][专利文献6]日本未经审查的专利申请公开N0.2009-4633
[0013][专利文献7]日本未经审查的专利申请公开N0.平6(1994)-151815
[0014][专利文献8]日本未经审查的专利申请公开N0.2011-142169
[0015][专利文献9]日本未经审查的专利申请公开N0.2011-9642
[0016][专利文献10]日本未经审查的专利申请公开N0.2008-60316
[0017][专利文献11]日本未经审查的专利申请公开N0.2007-43018

【发明内容】

[0018]甚至希望具有掩埋铜布线的半导体器件具有更高的可靠性。
[0019]通过本文描述和附图，另一目的和新的特征将变得明显。
[0020]根据一个实施例，半导体器件具有掩埋在层间绝缘膜的布线沟槽中的布线。该布线具有形成在布线沟槽的底面和侧壁上的第一势皇导体膜，形成在第一势皇导体膜上的第二势皇导体膜，和形成在第二势皇导体膜上的主导体膜。该层间绝缘膜包括多孔低介电常数绝缘膜。主导体膜主要由铜组成，而第一势皇导体膜和第二势皇导体膜由相同的导体材料制成。第一势皇导体膜的密度比第二势皇导体膜的密度低。
[0021]根据另一实施例，半导体器件的制造步骤包括:(a)形成包括多孔低介电常数绝缘膜的层间绝缘膜的步骤，和(b)在该层间绝缘膜中形成布线沟槽的步骤。该制造步骤进一步包括:(C)在包括该布线沟槽的底面和侧表面的层间绝缘膜上形成第一势皇导体膜的步骤，(d)在第一势皇导体膜上形成第二势皇导体膜的步骤，和(e)在第二势皇导体膜上形成主要由铜组成的主导体膜以使得随之填充布线沟槽的步骤。该制造步骤进一步包括:(f)通过移除布线沟槽外面的主导体膜、第二势皇导体膜和第一势皇导体膜，和保留布线沟槽中的主导体膜、第二势皇导体膜和第一势皇导体膜，来形成掩埋在布线沟槽中的布线的步骤。第一势皇导体膜和第二势皇导体膜由相同的导体材料制成。第一势皇导体膜的密度比第二势皇导体膜的密度低。
[0022]根据上述实施例，能够提供具有提高的可靠性的半导体器件。
【附图说明】
[0023]图1是第一实施例的半导体器件的不完整的横截面图；
[0024]图2是在其制造步骤期间第一实施例的半导体器件的不完整的横截面图；
[0025]图3是在图2之后的制造步骤期间半导体器件的不完整的横截面图；
[0026]图4是在图3之后的制造步骤期间半导体器件的不完整的横截面图；
[0027]图5是在图4之后的制造步骤期间半导体器件的不完整的横截面图；
[0028]图6是在图5之后的制造步骤期间半导体器件的不完整的横截面图；
[0029]图7是在图6之后的制造步骤期间半导体器件的不完整的横截面图；
[0030]图8是在图7之后的制造步骤期间半导体器件的不完整的横截面图；
[0031]图9是在图8之后的制造步骤期间半导体器件的不完整的横截面图；
[0032]图10是在图9之后的制造步骤期间半导体器件的不完整的横截面图；
[0033]图11是在图10之后的制造步骤期间半导体器件的不完整的横截面图；
[0034]图12是在图11之后的制造步骤期间半导体器件的不完整的横截面图；
[0035]图13是在图12之后的制造步骤期间半导体器件的不完整的横截面图；
[0036]图14是在图13之后的制造步骤期间半导体器件的不完整的横截面图；
[0037]图15是在图14之后的制造步骤期间半导体器件的不完整的横截面图；
[0038]图16是在图15之后的制造步骤期间半导体器件的不完整的横截面图；
[0039]图17是在图16之后的制造步骤期间半导体器件的不完整的横截面图；
[0040]图18是在图17之后的制造步骤期间半导体器件的不完整的横截面图；
[0041]图19是在图18之后的制造步骤期间半导体器件的不完整的横截面图；
[0042]图20是在图19之后的制造步骤期间半导体器件的不完整的横截面图；
[0043]图21是在图20之后的制造步骤期间半导体器件的不完整的横截面图；
[0044]图22是在图21之后的制造步骤期间半导体器件的不完整的横截面图；
[0045]图23是在图22之后的制造步骤期间半导体器件的不完整的横截面图；
[0046]图24是在图23之后的制造步骤期间半导体器件的不完整的横截面图；
[0047]图25是第一研究示例的半导体器件的不完整的横截面图；
[0048]图26是第二研究示例的半导体器件的不完整的横截面图；
[0049]图27是示出用于形成势皇导体膜的溅射设备的一个示例的说明图；
[0050]图28是第二实施例的半导体器件的不完整的横截面图；
[0051]图29是在其制造步骤期间第二实施例的半导体器件的不完整的横截面图；
[0052]图30是在图29之后的制造步骤期间半导体器件的不完整的横截面图；
[0053]图31是在图30之后的制造步骤期间半导体器件的不完整的横截面图；
[0054]图32是在图31之后的制造步骤期间半导体器件的不完整的横截面图；
[0055]图33是在图32之后的制造步骤期间半导体器件的不完整的横截面图；
[0056]图34是在图33之后的制造步骤期间半导体器件的不完整的横截面图；
[0057]图35是在图34之后的制造步骤期间半导体器件的不完整的横截面图；
[0058]图36是在图35之后的制造步骤期间半导体器件的不完整的横截面图；和
[0059]图37是在图36之后的制造步骤期间半导体器件的不完整的横截面图。
【具体实施方式】
[0060]在下面的实施例中，为了方便起见如果必要，在将描述分成多个部分或实施例之后，再进行描述。除非另有明确规定这些部分或实施例并不是彼此无关的，但是它们中的一个可以是另一个的部分和全部的修改示例、细节、补充说明等。在下面的实施例中，当提到部件的数字(包括数目、数值、量、范围等)时，该数字不限于特定数字，而是可以大于或小于该特定数字，除非另外明确指定或原则上明显该数字限制于特定数字。此外，在下面的实施例中，不必说，构成的部件(包括部件步骤等)不总是必不可少的，除非另有特别指定或原则上明显其是必不可少的。类似地，在下面的实施例中，当提到构成的部件的形状、位置关系等时，也包括基本接近于或相似于其的形状、位置关系等，除非另有特别指定或原则上明显不被包括的。这也适用于上述数值、范围等。
[0061]在下文中，将基于附图描述实施例。在用于描述实施例的所有附图中，具有相同功能的组件将用相同的附图标记标示，并将省略重复描述。在下面的实施例中，原则上将不重复对相同或相似部分的描述，除非另有特别需要。
[0062]在用于下面实施例的附图中，为了易于理解，即使是横截面图有时也没有影线。为了易于理解，即使是平面图也可以有影线。
[0063](第一实施例)
[0064]〈半导体器件的结构〉
[0065]参考附图，将描述本实施例的半导体器件。本实施例的半导体器件具有掩埋的铜布线。
[0066]图1是本实施例的半导体器件的不完整的横截面图。
[0067]为了简化附图，图1由此省略了其中具有布线Ml的布线层下方的多层结构和势皇绝缘膜B2上方的多层结构。
[0068]本实施例的半导体器件具有在半导体衬底(对应于随后将要描述的半导体衬底SB)上具有多个布线层的布线结构(多层布线结构)，并具有掩埋的铜布线作为布线结构。
[0069]在下文中，参考图1，将具体描述本实施例的半导体器件。
[0070]本实施例的半导体器件具有半导体衬底(对应于随后将要描述的半导体衬底SB)，和形成在半导体衬底(SB)上的并具有多个布线层的布线结构。这种布线结构包括层间绝缘膜ILl、掩埋在层间绝缘膜ILl中的布线Ml、形成在层间绝缘膜ILl上的以覆盖布线Ml的势皇绝缘膜B1、形成在势皇绝缘膜BI上的层间绝缘膜IL2、掩埋在层间绝缘膜IL2中的布线M2，和形成在层间绝缘膜IL2上的以覆盖布线M2的势皇绝缘膜B2。
[0071]这意味着，本实施例的半导体器件具有形成在半导体衬底(对应于随后将要描述的半导体衬底SB)上的层间绝缘膜IL1、掩埋在层间绝缘膜ILl中的布线M1、形成在层间绝缘膜ILl上的以覆盖布线Ml的势皇绝缘膜B1、形成在势皇绝缘膜BI上的层间绝缘膜IL2，和掩埋在层间绝缘膜IL2中的布线M2。
[0072]层间绝缘膜IL2具有在其上的势皇绝缘膜B2以覆盖布线M2。势皇绝缘膜B2能够具有在其上的另一层间绝缘膜或布线，但在这里省略了其图示说明和描述。
[0073]在构成布线结构的多个布线层中，布线Ml是任意布线层的布线，而布线M2是直接在其中具有布线Ml的布线层上方的布线层的布线。
[0074]层间绝缘膜ILl具有在其中的至少一个掩埋布线Ml，并且实际上它具有在其中的多个掩埋布线Ml。层间绝缘膜IL2具有在其中的至少一个掩埋布线M2，并且实际上它具有在其中的多个掩埋布线M2。
[0075]布线Ml是掩埋在布线沟槽TRl中的布线，该布线沟槽TRl形成在层间绝缘膜ILl中，并且布线Ml是通过镶嵌工艺形成的镶嵌布线(镶嵌掩埋布线)。布线M2是掩埋在布线沟槽TR2中的布线，该布线沟槽TR2形成在层间绝缘膜IL2中，并且布线M2是通过镶嵌工艺形成的镶嵌布线(镶嵌掩埋布线)。布线Ml和M2是主要由(作为其主要成分具有)铜组成的铜布线。因此，布线Ml和M2是主要由(作为其主要成分具有)铜组成的镶嵌布线(镶嵌铜布线、掩埋铜布线)。
[0076]布线M2是通过双镶嵌工艺形成的双镶嵌布线。图1的布线Ml在布线结构中是第一布线层(底部布线层)的布线，并且布线Ml是通过单镶嵌工艺形成的单镶嵌布线。布线Ml在布线结构中可以是在第一布线层上方的布线层的布线，并且布线Ml可以是通过双镶嵌工艺形成的双镶嵌布线。
[0077]势皇绝缘膜BI和B2充当为铜布线的势皇绝缘膜。这意味着，势皇绝缘膜BI充当为布线Ml的势皇绝缘膜，势皇绝缘膜B2充当为布线M2的势皇绝缘膜。更具体地说，势皇绝缘膜BI充当用于抑制或防止布线Ml中的铜(Cu)扩散到形成在势皇绝缘膜BI上的层间绝缘膜(这里指层间绝缘膜IL2)中的势皇绝缘膜。势皇绝缘膜B2充当为用于抑制或防止布线M2中的铜(Cu)扩散到形成在势皇绝缘膜B2上的层间绝缘膜(在图中没有示出)中的势皇绝缘膜。
[0078]作为势皇绝缘膜BI和B2，因此优选铜(Cu)阻隔特性极好(具有高抑制或防止铜扩散功能)的材料膜。势皇绝缘膜BI在用于形成势皇绝缘膜BI上的层间绝缘膜(S卩，“层间绝缘膜IL2”)中的通孔(即，“通孔VH”)的蚀刻步骤中，也能够充当为蚀刻阻挡。类似地，势皇绝缘膜B2在用于形成势皇绝缘膜B2上的层间绝缘膜(在图中没有示出)中的通孔的蚀刻步骤中，也能够充当为蚀刻阻挡。
[0079]势皇绝缘膜BI可以是由多个绝缘膜组成的叠层膜。类似地，势皇绝缘膜B2可以是由多个绝缘膜组成的叠层膜。
[0080]因此，势皇绝缘膜BI能够由例如从SiN膜(氮化硅膜)、SiC膜(碳化硅膜)、SiCN膜(碳氮化硅膜或氮添加碳化硅膜)和Si⑶膜(碳氧化硅膜或氧添加碳化硅膜)中选择的至少一层膜组成。类似地，势皇绝缘膜B2也能够由例如从SiN膜(氮化硅膜)、SiC膜(碳化硅膜)、SiCN膜(碳氮化硅膜或氮添加碳化硅膜)和SiCO膜(碳氧化硅膜或氧添加碳化硅膜)中选择的至少一层膜组成。作为一个示例，能够使用由上面的SiCN膜和SiCO膜组成的叠层膜作为势皇绝缘膜BI和B2中的每一个。
[0081]层间绝缘膜ILl和IL2各自由低介电常数绝缘膜制成。术语“低介电常数绝缘膜”是指介电常数(特定介电常数)比氧化硅(例如，TEOS (正硅酸乙酯)氧化物膜)的介电常数低的绝缘膜。低介电常数绝缘膜可称为“低k膜”或“低k绝缘膜”。在下文中，将低介电常数绝缘膜称为“低k膜”，多孔低k膜是指多孔低介电常数膜。
[0082]通过使用低介电常数绝缘膜作为层间绝缘膜ILl，能够减小相互邻近的布线Ml之间的寄生电容。类似地，通过使用低介电常数绝缘膜作为层间绝缘膜IL2，能够减小相互邻近的布线M2之间的寄生电容。另外，也能够减小布线M2和Ml之间的寄生电容。
[0083]通过选择适合于势皇绝缘膜的功能(例如，铜扩散防止功能)的材料作为势皇绝缘膜BI和B2的材料，和选择具有减小布线之间的寄生电容的低介电常数的材料作为层间绝缘膜ILl和IL2的材料，能够提供布线结构而且具有该布线结构的半导体器件，每一个均具有提尚的可靠性和性能。
[0084]层间绝缘膜ILl和IL2的介电常数低于势皇绝缘膜BI和B2的介电常数。换句话说，势皇绝缘膜BI和B2的介电常数高于层间绝缘膜ILl和IL2的介电常数。
[0085]在本实施例中，作为用于层间绝缘膜ILl和IL2的低介电常数绝缘膜，使用多孔低k膜(多孔低介电常数绝缘膜)。多孔低k膜具有在膜中有许多(多个)空隙(气孔)的多孔结构，并且，由于其能够进一步减小介电常数，其作为低介电常数绝缘膜是极好的。由于与另一低介电常数绝缘膜(S1C膜等)相比，多孔低k膜能减小介电常数，所以多孔低k膜可称为“多孔ULK(超低k)膜或多孔ELK(极低k)膜”。作为多孔低k膜，能够优选使用多孔S1C膜。多孔S1C膜是配有在膜中有许多(多个)空隙(气孔)的多孔结构的S1C膜。
[0086]作为层间绝缘膜ILl和IL2，能够使用多孔低k膜作为单层膜，但也能够使用它作为包括多孔低k膜的叠层膜(叠层绝缘膜)。
[0087]多孔低k膜是多孔的，使得它能减小介电常数，但是，它也减小了机械强度。通过不使用单层多孔低k膜，而使用多孔低k膜和其上面的另一绝缘膜的叠层膜作为层间绝缘膜ILl和IL2，在镶嵌布线形成时，层间绝缘膜ILl和IL2能够具有抗CMP处理的提高的电阻，由此获得的半导体器件能够具有增强的可靠性。
[0088]因此，在层间绝缘膜ILl和IL2中，优选使用机械强度高于多孔低k膜的机械强度的且具有抗CMP处理的高电阻的绝缘膜，作为形成在多孔低k膜上的绝缘膜。例如，能够使用S1C膜(不是多孔S1C膜)A1C膜是通过将碳添加到氧化硅得到的材料膜(碳添加氧化硅膜)，并且能够使用CVD(化学气相沉积)等来形成。S1C膜是介电常数高于多孔低k膜的介电常数且低于氧化硅膜的介电常数的低介电常数绝缘膜。通过使用多孔低k膜和其上的S1C膜的叠层膜作为层间绝缘膜ILl和IL2，由此产生的层间绝缘膜ILl和IL2能够具有减小的介电常数，同时能够具有抗CMP处理的提高的电阻。
[0089]可选择地，作为层间绝缘膜ILl和IL2的叠层膜的顶层膜，能够使用氧化硅膜。例如，层间绝缘膜ILl和IL2可以是多孔低k膜、多孔低k膜上面的S1C膜和S1C膜上面的氧化硅膜的叠层膜。氧化硅膜具有高机械强度，并且具有抗CMP处理的高电阻。具有作为叠层膜的顶层膜的氧化硅膜的层间绝缘膜ILl和IL2，能够具有抗CMP处理的进一步提高的电阻。
[0090]在图1中，层间绝缘膜ILl是多孔低k膜I和多孔低k膜I上的S1C膜2的叠层膜，而层间绝缘膜IL2是多孔低k膜4和多孔低k膜4上的S1C膜5的叠层膜。多孔低k膜I和4优选是多孔S1C膜。
[0091]布线Ml由形成在布线沟槽TRl的内表面(底面和侧壁)上的势皇导体膜BRl，和形成在势皇导体膜BRl上的随之填充布线沟槽TRl的主导体膜MCl组成。布线M2由形成在布线沟槽TR2的内表面(底面和侧壁)上的势皇导体膜BR2和形成在势皇导体膜BR2上的随之填充布线沟槽TR2的主导体膜MC2组成。
[0092]主导体膜MCl和MC2各自是主要由铜(Cu)组成的导电膜(展现金属导电的导电膜)，使得布线Ml和M2能够称为铜布线。主导体膜MCl和MC2优选是铜(Cu)膜、铜(Cu)合金膜或铜(Cu)化合物膜。然而，当使用铜合金膜或铜化合物膜时，优选是富铜(富Cu)铜合金膜或铜化合物膜。本文所使用的术语“富铜(富Cu)”是指铜(Cu)的成分比大于50原子％。
[0093 ]势皇导体膜BR I充当抑制或防止主导体膜MCI中的铜(Cu)扩散到层间绝缘膜ILI中的势皇导体膜。势皇导体膜BRl还具有改善布线Ml和层间绝缘膜ILl之间的粘附性的功能。势皇导体膜BR2充当抑制或防止主导体膜MC2中的铜(Cu)扩散到层间绝缘膜IL2中的势皇导体膜。势皇导体膜BR2还具有改善布线M2和层间绝缘膜IL2之间的粘附性的功能。
[0094]势皇导体膜BRl具有其中已经依次叠置多个势皇导体膜的叠层结构。更具体地说，势皇导体膜BRl是三层势皇导体膜，并且它是由作为底层的势皇导体膜11、作为中间层的势皇导体膜12和作为顶层的势皇导体膜13组成的叠层膜。这意味着，势皇导体膜BRl是由势皇导体膜11、势皇导体膜11上的势皇导体膜12和势皇导体膜12上的势皇导体膜13组成的叠层膜。
[0095]势皇导体膜BRl的底层势皇导体膜11位于布线沟槽TRl的内表面(底面和侧壁)上。因此，势皇导体膜11邻近于在布线沟槽TRl的侧壁上的层间绝缘膜IL1(这里指多孔低k膜I和S1C膜2)。势皇导体膜12和布线沟槽TRl的内表面(底面和侧壁)具有在其间的势皇导体膜11。因此，势皇导体膜12和层间绝缘膜ILl具有在其间的势皇导体膜11。势皇导体膜13和势皇导体膜11具有在其间的势皇导体膜12，以及主导体膜MCl和势皇导体膜12具有在其间的势皇导体膜13。
[0096]构成势皇导体膜BRl的势皇导体膜11和势皇导体膜12，由相同的导体材料制成，优选是氮化钽(TaN)。因此，势皇导体膜11和势皇导体膜12各自优选由氮化钽(TaN)制成。
[0097]势皇导体膜11的密度小于势皇导体膜12的密度。换句话说，势皇导体膜12的密度高于势皇导体膜11的密度。因此，势皇导体膜11优选是低密度的氮化钽膜，以及势皇导体膜12优选是高密度的氮化钽膜。
[0098]另一方面，构成势皇导体膜BRl的势皇导体膜13由与势皇导体膜11和12的导体材料不同的导体材料制成，优选是钽(Ta)。势皇导体膜13优选是钽(Ta)膜。
[0099]势皇导体膜BR2具有通过依次叠置多个势皇导体膜而得到的叠层结构。更具体地说，势皇导体膜BR2是三层势皇导体膜，并且它是由作为底层的势皇导体膜21、作为中间层的势皇导体膜22和作为顶层的势皇导体膜23组成的叠层膜。这意味着，势皇导体膜BR2是由势皇导体膜21、势皇导体膜21上的势皇导体膜22和势皇导体膜22上的势皇导体膜23组成的叠层膜。
[0100]势皇导体膜BR2的底层势皇导体膜21位于布线沟槽TR2的内表面(底面和侧壁)上并位于通孔VH的内表面(底面和侧壁)上。因此，势皇导体膜21邻近于在布线沟槽TR2的侧壁上的层间绝缘膜IL2(即，多孔低k膜4和S1C膜5的侧表面)，邻近于在布线沟槽TR2的底面上的层间绝缘膜IL2(即，多孔低k膜4)，邻近于在通孔VH的侧壁上的层间绝缘膜IL2(即，多孔低k膜4)。势皇导体膜22与布线沟槽TR2和通孔VH的内表面(底面和侧壁)具有在其间的势皇导体膜21。因此，势皇导体膜22和层间绝缘膜IL2具有在其间的势皇导体膜21。势皇导体膜23和势皇导体膜21具有在其间的势皇导体膜22，以及主导体膜MC2和势皇导体膜22具有在其间的势皇导体膜23。
[0101]构成势皇导体膜BR2的势皇导体膜21和势皇导体膜22，各自由相同的导体材料制成，优选是氮化钽(TaN)。因此，势皇导体膜21和势皇导体膜22优选是氮化钽(TaN)。
[0102]势皇导体膜21的密度小于势皇导体膜22的密度。换句话说，势皇导体膜22的密度高于势皇导体膜21的密度。因此，势皇导体膜21优选是低密度的氮化钽膜，以及势皇导体膜22优选是高密度的氮化钽膜。
[0103]另一方面，构成势皇导体膜BR2的势皇导体膜23由与势皇导体膜21和22的导体材料不同的导体材料制成，优选是钽(Ta)。因此，势皇导体膜23优选是钽(Ta)膜。
[0104]布线M2具有在层间绝缘膜IL2的厚度的中间的下表面。这意味着，形成在层间绝缘膜IL2中的布线沟槽TR2用布线M2来填充，并且布线沟槽TR2(除通孔VH以外)具有在层间绝缘膜IL2的厚度的中间的其底面。换句话说，通孔VH穿透层间绝缘膜IL2和势皇绝缘膜B 1，而布线沟槽TR2没有穿透层间绝缘膜IL2，并且布线沟槽TR2具有在层间绝缘膜IL2的厚度的中间的底面。这里的布线沟槽TR2具有在多孔低k膜4的厚度的中间的底面。除布线M2的通孔部分(掩埋通孔VH的部分)以外，布线M2的下表面和势皇绝缘膜BI的上表面具有在其间的层间绝缘膜IL2的部分(S卩，多孔低k膜4的部分)。
[0105]布线M2经由布线M2的通孔部分(其中掩埋通孔VH的部分)电耦合到布线Ml。布线M2的通孔部分对应于其中掩埋通孔VH的布线M2的部分。在平面图中，通孔(通孔部分)VH包括在布线沟槽TR2中。通孔VH穿透层间绝缘膜IL2和势皇绝缘膜BI并形成通孔VH的底面(底部部分)，暴露出布线Ml的上表面。布线沟槽TR2具有在其中，布线M2，通孔VH具有在其中的布线M2的通孔部分。布线M2是双镶嵌布线，使得布线M2的通孔部分(其中掩埋通孔的部分)与布线M2(掩埋在布线沟槽TR2中的布线M2)形成一体。布线M2的通孔部分邻近于布线M2的上表面，并且电耦合到布线Ml。结果，布线M2能够经由布线M2的通孔部分耦合到布线Ml。
[0106]〈制造半导体器件的方法〉
[0107]接下来，基于图2至图24，将描述本实施例的半导体器件的制造步骤。图2至图24是在制造步骤期间第一实施例的半导体器件的不完整的横截面图。
[0108]首先，如图2所示，提供半导体衬底(半导体晶片)SB，该半导体衬底例如由具有大约I至10 Ω Cm的特定电阻的P型单晶娃制成。
[0109]接下来，在半导体衬底SB中形成元件隔离区ST。该元件隔离区ST能够通过STI(浅沟槽隔离)形成。
[0110]接下来，在半导体衬底SB上形成半导体元件，诸如η沟道MISFET(金属绝缘体半导体场效应晶体管)1。例如，能够以下方式形成MISFET 1。
[0111]具体来说，通过离子注入等在半导体衬底SB中形成P阱PW。经由栅极绝缘膜GF，在P阱PW上形成用于η沟道MISFET 10的栅电极GE。用栅电极GE作为掩模，将η型杂质离子注入到P阱PW中，以在P阱PW中形成在栅电极GE的两侧上的η—型半导体区ΕΧ。然后，在栅电极GE的侧壁上形成侧壁间隔(侧壁绝缘膜)SW。用栅电极GE和侧壁间隔SW作为掩模，将η型杂质离子注入至Ijp阱PW中，以在由栅电极GE和侧壁间隔SW组成的结构的两侧上，形成杂质浓度高于η一型半导体区EX的杂质浓度的η+型半导体区SDd—型半导体区EX和η+型半导体区SD配置了具有LDD(轻掺杂漏极)结构的η沟道MISFET 10的源-漏区。然后执行活化退火，作为激活到目前为止引入的杂质的热处理。可以通过自对准硅化物(salicide:自对准硅化物)技术，在栅电极GE和n+型半导体区SD中的每个的表面层部分上，形成金属硅化物层SL。
[0112]因此，能够在半导体衬底SB上形成η沟道MISFET10。
[0113]在上面的示例中，描述了作为半导体元件形成在半导体衬底SB上的η沟道MISFET，然而，通过反转导电类型也可以在半导体衬底SB上形成P沟道MISFET。!!沟道MISFET和P沟道MISFET两者都可以形成在半导体衬底SB上。形成在半导体衬底SB上的半导体元件不限于MISFET，且能够在半导体衬底SB上形成各种半导体元件。
[0114]接下来，如图3所示，通过CVD等在半导体衬底SB的整个主表面上形成层间绝缘膜SO，以覆盖栅电极GE和侧壁间隔SWο该层间绝缘膜SO例如由单氧化硅膜制成，或者由氮化硅膜和氮化硅膜上的氧化硅膜的叠层膜制成。在形成层间绝缘膜SO之后，通过CPM(化学机械抛光)抛光层间绝缘膜SO的上表面，以使层间绝缘膜SO的上表面平坦化。
[0115]接下来，通过光刻在层间绝缘膜SO上形成光致抗蚀剂图案(未示出)，并用该光致抗蚀剂图案作为蚀刻掩模，蚀刻层间绝缘膜SO以在层间绝缘膜SO中形成接触孔CT。
[0116]接下来，在接触孔CT中形成导电插塞PG。以以下方式形成插塞PG。首先，通过溅射等，在包括接触孔CT的内表面(底面和侧壁)的层间绝缘膜SO上，形成导电势皇膜(例如，钛膜或氮化钛膜，或它们的叠层膜)。然后，通过CVD在导电势皇膜上形成由钨(W)膜等制成的主导体膜，以随之填充接触孔CT。通过CMP等移除在接触孔CT外面的主导体膜和导电势皇膜的不必要的部分。这使得能够形成在接触孔CT中由已经掩埋并遗留的主导体膜和导电势皇膜制成的插塞PG。为了简化附图，图3将配置插塞PG的势皇导体膜和主导体膜示出为一体。
[0117]接下来，如图4所示，在其中有插塞PG的层间绝缘膜SO上，形成层间绝缘膜IL1。该层间绝缘膜ILl是单层多孔低k膜或包括多孔低k膜的叠层膜。这里的层间绝缘膜ILl由多孔低k膜1、多孔低k膜I上的S1C膜2和S1C膜2上的氧化硅膜3(例如，TEOS氧化物膜)的叠层膜制成。
[0118]接下来，通过光刻在层间绝缘膜ILl上形成光致抗蚀剂图案(未示出)。用该光致抗蚀剂图案作为蚀刻掩模，蚀刻层间绝缘膜ILl，以如图5所示在层间绝缘膜ILl中形成布线沟槽(沟槽部分、开口部分)TR1。然后移除光致抗蚀剂图案。图5示出了移除之后的状态。
[0119]从布线沟槽TRl的侧壁看，暴露了层间绝缘膜ILl的侧表面(S卩，多孔低k膜1、S1C膜2和氧化硅膜3的侧表面)，而从布线沟槽TRl的底面看，暴露了层间绝缘膜SO的上表面。
[0120]接下来，使用镶嵌工艺(S卩，单镶嵌工艺)形成布线Ml。更具体地说，能够如下所述形成布线Ml。
[0121]首先，如图6所示，在半导体衬底SB的主表面上，更具体地说，在包括布线沟槽TRl的内表面(底面和侧壁)的层间绝缘膜ILl上，形成势皇导体膜U。势皇导体膜11优选由氮化钽(TaN)膜制成，并且能够优选通过溅射或ALD(原子层沉积)来形成。注意，溅射能够被视为PVD (物理气相沉积)。
[0122]接下来，如图7所示，在势皇导体膜11上形成势皇导体膜12。势皇导体膜12由与势皇导体膜11的导电材料相同的导电材料制成，且由氮化钽(TaN)膜制成。势皇导体膜12能够优选通过溅射来形成。势皇导体膜11和势皇导体膜12由同一种导电材料(S卩，氮化钽)制成，但是势皇导体膜12的密度高于势皇导体膜11的密度。
[0123]接下来，如图8所示，在势皇导体膜12上形成势皇导体膜13。势皇导体膜13由与势皇导体膜11和12的导电材料不同的导电材料制成，且由钽(Ta)膜制成。势皇导体膜13能够优选通过溅射来形成。
[0124]结果，势皇导体膜BRl位于包括布线沟槽TRl的内表面(底面和侧壁)的层间绝缘膜ILl上，其中势皇导体膜BRl是势皇导体膜11、势皇导体膜11上的势皇导体膜12和势皇导体膜12上的势皇导体膜13的叠层膜。在这个阶段，布线沟槽TRl仍未被填充。
[0125]接下来，如图9所示，在势皇导体膜BRl上，换句话说，在其为势皇导体膜BRl的顶层的势皇导体膜13上，形成主要由铜组成的主导体膜MCl，以填充布线沟槽TR1。
[0126]主导体膜MCl由通过CVD、溅射等形成在势皇导体膜BRl上(因此，在势皇导体膜13上)的相对较薄的铜籽晶层和通过电镀等形成在该铜籽晶层上的相对较厚的镀铜膜(比籽晶层厚)组成。布线沟槽TRl能够用镀铜膜来填充。主导体膜MCl的形成厚度比势皇导体膜BRl的形成厚度厚。
[0127]接下来，如图10所示，通过使用CMP的抛光处理来移除在布线沟槽TRl外面的主导体膜MCl和势皇导体膜BR1(11、12和13)的不必要的部分，而同时保留在布线沟槽TRl中的主导体膜MCl和势皇导体膜BRUll、12和13)的其他部分，来形成布线Ml。此时执行的抛光处理在下文中将称为“图10的抛光处理”。布线Ml由掩埋在布线沟槽TRl中的主导体膜MCl和势皇导体膜BR1(11、12和13)组成。通过图10的抛光处理，暴露出层间绝缘膜ILl的上表面和布线Ml的上表面。结果，暴露的层间绝缘膜ILl的上表面和暴露的布线Ml的上表面基本上形成平面。
[0128]由于通过图10的抛光处理所引起的抛光压力或划痕损伤，氧化硅膜3能够起到保护氧化硅膜3下面的结构的作用。能够通过图10的抛光处理移除氧化硅膜3。通过图10的抛光处理，暴露出S1C膜2的上表面，并使S1C膜2的上表面和布线Ml的上表面基本上形成平面。
[0129]图10示出了通过图10的抛光处理移除氧化硅膜3之后的暴露的S1C膜2的上表面。在这种情况下，在图10的抛光处理之后，层间绝缘膜ILl是多孔低k膜I和多孔低k膜I上的S1C膜2的叠层膜。在另一方面，在图10的抛光处理之后，氧化硅膜3可以以层的形式而保留。在这种情况下，即使在图10的抛光处理之后，层间绝缘膜ILl还是多孔低k膜1、多孔低k膜I上的S1C膜2和S1C膜2上的氧化硅膜3的叠层膜。
[0130]能够如下所述形成布线Ml。
[0131]在图11至图24中，为了简化附图，省略了在层间绝缘膜ILl下面的结构。
[0132]接下来，使其中有布线Ml的层间绝缘膜ILl的表面受到氨等离子体处理等，以清洗布线Ml的上表面和层间绝缘膜ILl的上表面。
[0133]接下来，如图11所示，在其中具有布线Ml的层间绝缘膜ILl上形成势皇绝缘膜BI以覆盖布线Ml。
[0134]势皇绝缘膜BI例如能够由从SiN膜、SiC膜、SiCN膜和Si⑶膜中选择的至少一层组成。作为一个示例，能够使用SiCN膜和SiCN膜上面的SiCO膜的叠层膜作为势皇绝缘膜BI。能够使用CVD等形成势皇绝缘膜BI。
[0135]接下来，如图12所示，在势皇绝缘膜BI上形成层间绝缘膜IL2。该层间绝缘膜IL2由单层多孔低k膜或包括多孔低k膜的叠层膜组成。在这里，层间绝缘膜IL2是由多孔低k膜4、多孔低k膜4上的S1C膜5和S1C膜5上的氧化硅膜6(例如，TEOS氧化物膜)组成的叠层膜。
[0136]接下来，在层间绝缘膜IL2中形成通孔(通孔部分)VH。例如，能够如下形成通孔VH。
[0137]首先，如图13所示，通过光刻在层间绝缘膜IL2上形成光致抗蚀剂图案(抗蚀图案、掩模层)PRl。该光致抗蚀剂图案PRl具有从中暴露出通孔VH形成区的开口部分OPl。
[0138]用光致抗蚀剂图案PRl作为蚀刻掩模，然后蚀刻层间绝缘膜IL2，以如图14所示在层间绝缘膜IL2中形成通孔VH。此时，蚀刻从光致抗蚀剂图案PR I的开口部分OPI暴露出来的层间绝缘膜IL2的部分，以形成通孔VH。在蚀刻层间绝缘膜IL2以形成通孔VH的期间，势皇绝缘膜BI能够充当为蚀刻阻挡膜。然后移除在图14中示出的光致抗蚀剂图案PR1。
[0139]以这种方式，能够在层间绝缘膜IL2中形成通孔VH。这个阶段的通孔VH穿透层间绝缘膜IL2并从其底面(底部部分)暴露势皇绝缘膜BI。
[0140]接下来，在层间绝缘膜IL2中形成布线沟槽(沟槽部分)TR2。例如，能够以下方式形成布线沟槽TR2。
[0141]如图15所示，首先，用绝缘膜CB(通孔填充物)填充通孔VH。例如，能够通过在层间绝缘膜IL2上形成绝缘膜CB以用它填充通孔VH，并通过回蚀等移除在通孔VH外面的绝缘膜CB，而同时保留在通孔VH中的绝缘膜CB，得到这种结构。绝缘膜CB优选由随后易于且选择性移除的材料制成。例如，它由抗蚀膜(抗蚀材料膜)或有机膜(有机绝缘膜)制成。
[0142]如图16所示，然后，通过光刻在层间绝缘膜IL2上形成光致抗蚀剂图案(抗蚀图案、掩模)PR2 ο该光致抗蚀剂图案PR2具有从中暴露出布线沟槽TR2的形成区的开口部分0P2。
[0143]然后，用光致抗蚀剂图案PR2作为蚀刻掩模，蚀刻氧化硅膜6，以在氧化硅膜中形成沟槽TR2。此时，蚀刻从光致抗蚀剂图案PR2的开口部分0P2暴露出来的氧化硅膜6的部分，以形成布线沟槽TR2。此时，S1C膜5能够充当蚀刻阻挡膜。在这个阶段，布线沟槽TR2具有浅的深度，并且从布线沟槽TR2的底面看，S1C膜5被暴露。
[0144]然后，移除光致抗蚀剂图案PR2和在通孔VH中的绝缘膜CB。当绝缘膜CB由通过灰化可移除的材料(例如，抗蚀材料)制成时，通过灰化能够将通孔VH中的绝缘膜CB与光致抗蚀剂图案PR2—起移除。
[0145]用氧化硅膜6作为蚀刻掩模(硬掩模)，然后蚀刻在布线沟槽TR2的底面上的S1C膜5和多孔低k膜4。该蚀刻降低了布线沟槽TR2的底面的位置。然而，在布线沟槽TR2穿透层间绝缘膜IL2之前，终止蚀刻。图17示出了这个阶段。
[0146]然后，如图18所示，通过蚀刻移除从通孔VH的底表面暴露出来的势皇绝缘膜BI的部分。这样从通孔VH的底面暴露出布线Ml的上表面。
[0147]以这种方式，形成布线沟槽TR2和通孔VH。
[0148]如图18所示，布线沟槽TR2没有穿透层间绝缘膜IL2，布线沟槽TR2的底面位于层间绝缘膜IL2的厚度的中间，更具体地说，位于多孔低k膜4的厚度的中间。在平面图中，通孔VH包括在布线沟槽TR2中，穿透层间绝缘膜IL2和势皇绝缘膜BI，并从通孔VH的底面暴露出布线Ml的上表面。
[0149]从布线沟槽TR2的侧壁看，暴露出了层间绝缘膜IL2的侧表面(S卩，多孔低k膜4、S1C膜5和氧化硅膜6的侧表面)，从布线沟槽TR2的底面看，暴露出了层间绝缘膜IS2(即，多孔低k膜4)。从通孔VH的侧壁看，暴露出了层间绝缘膜IS2的侧表面(S卩，多孔低k膜4的侧表面)，以及从通孔VH的底面看，暴露出了布线Ml的上表面。
[0150]接下来，通过镶嵌工艺(这里指双镶嵌工艺)形成布线M2。更具体地说，能够以下方式形成布线M2。
[0151]首先，如图19所示，在半导体衬底SB的主表面上，更具体地说，在包括布线沟槽TR2和通孔VH的内表面(底面和侧壁)的层间绝缘膜IL2上，形成势皇导体膜21。势皇导体膜21由氮化钽(TaN)膜制成，并且能够优选通过溅射或ALD来形成。
[0152]接下来，如图20所示，在势皇导体膜21上形成势皇导体膜22。势皇导体膜22由与势皇导体膜21的导电材料相同的导电材料制成，并且在这里它由氮化钽(TaN)膜制成。势皇导体膜22能够优选通过溅射来形成。势皇导体膜21和势皇导体膜22由同一种导电材料(这里指氮化钽)制成，但是势皇导体膜22的密度高于势皇导体膜21的密度。
[0153]接下来，如图21所示，在势皇导体膜22上形成势皇导体膜23。势皇导体膜23由与势皇导体膜21和22的导电材料不同的导电材料制成，并且在这里它由钽(Ta)膜制成。势皇导体膜23能够优选通过溅射来形成。
[0154]结果，势皇导体膜BR2位于包括布线沟槽TR2和通孔VH的内表面(底面和侧壁)的层间绝缘膜IL2上，其中势皇导体膜BR2是势皇导体膜21、势皇导体膜21上的势皇导体膜22和势皇导体膜22上的势皇导体膜23的叠层膜。在这个阶段，布线沟槽TR2和通孔VH仍未填充。
[0155]接下来，如图22所示，在势皇导体膜BR2上，也就是，在势皇导体膜BR2的顶层势皇导体膜23上，形成主要由铜组成的主导体膜MC2，以用它填充布线沟槽TR2和通孔VH。
[0156]主导体膜MC2例如由通过CVD、溅射等形成在势皇导体膜BR2上(因此，在势皇导体膜23上)的相对较薄的铜籽晶层和通过电镀等形成在该铜籽晶层上的相对较厚的镀铜膜组成。布线沟槽TR2和通孔VH能够用这种镀铜膜来填充。镀铜膜的厚度大于铜籽晶层的厚度。主导体膜MC2的形成厚度大于势皇导体膜BR2的形成厚度。
[0157]接下来，如图23所示，通过使用CMP的抛光处理来移除在布线沟槽TR2和通孔VH外面的主导体膜MC2和势皇导体膜BR2(21、22和23)的不必要的部分，而同时保留在布线沟槽TR2和通孔VH中的主导体膜MC2和势皇导体膜BR2 (21、22和23)的其他部分，来形成布线M2。在该步骤中执行的抛光处理在下文中将称为“图23的抛光处理”。布线M2由掩埋在布线沟槽TR2中的主导体膜MC2和势皇导体膜BR2(21、22和23)组成。通过图23的抛光处理，暴露出层间绝缘膜IL2的上表面和布线M2的上表面，并且暴露出层间绝缘膜IL2的上表面和暴露出布线M2的上表面基本上形成平面。
[0158]通孔VH中的主导体膜MC2和势皇导体膜BR2形成布线M2的通孔部分。已经填充通孔VH的布线M2的通孔部分与已经填充布线沟槽TR的布线M2形成为一体。因此，布线M2的通孔部分能够被视为布线M2的一部分。布线M2的通孔部分邻近于布线Ml的上表面，并且电耦合到布线Ml。因此，经由布线M2的通孔部分能够将布线M2电耦合到布线Ml。
[0159]由于图23的抛光处理所引起的抛光压力或划痕损伤，氧化硅膜6能够起到保护氧化硅膜6下面的结构的作用。能够通过图23的抛光处理移除氧化硅膜6。通过图23的抛光处理，暴露出S1C膜5的上表面，并使S1C膜5的上表面和布线M2的上表面基本上形成平面。
[0160]图23示出了通过图23的抛光处理移除氧化硅膜6而暴露的S1C膜5的上表面。在这种情况下，在图23的抛光处理之后，层间绝缘膜IL2是多孔低k膜4和多孔低k膜4上的S1C膜5的叠层膜。在另一方面，在图23的抛光处理之后，氧化硅膜6可以以层的形式而保留。在这种情况下，即使在图23的抛光处理之后，层间绝缘膜IL12还是多孔低k膜4、多孔低k膜4上的S1C膜5和S1C膜5上的氧化硅膜6的叠层膜。
[0161]能够以这种方式形成布线M2。
[0162]接下来，使其中有布线M2的层间绝缘膜IL2的表面受到氨等离子体处理，以清洗布线M2的上表面和层间绝缘膜IL2的上表面。
[0163]接下来，如图24所示，在其中具有布线M2的层间绝缘膜IL2上形成势皇绝缘膜B2以覆盖布线M2。
[0164]势皇绝缘膜B2例如能够由从SiN膜、SiC膜、SiCN膜和Si⑶膜中选择的至少一层组成。作为一个示例，能够使用SiCN膜和SiCN膜上面的SiCO膜的叠层膜作为势皇绝缘膜B2。势皇绝缘膜B2能够使用CVD等形成势皇绝缘膜B2。
[0165]通过重复与图12至图24的步骤类似的步骤，能够进一步形成在其上的布线层，但是省略了图示说明和重复的描述。简而言之，通过在势皇绝缘膜B2上形成对应于层间绝缘膜IL2的层间绝缘膜，通过在势皇绝缘膜B2和层间绝缘膜的叠层膜中形成对应于布线沟槽TR2的布线沟槽和对应于通孔VH的通孔，以及通过用对应于势皇导体膜BR2的势皇导体膜和对应于主导体膜MC2的主导体膜填充布线沟槽和通孔，来形成布线。然后，形成对应于势皇绝缘膜B2的势皇绝缘膜。根据需要可以重复上述过程。
[0166]〈本发明人的研究〉
[0167]本发明人研究了关于掩埋在层间绝缘膜中，尤其是势皇导体膜中的铜布线(掩埋铜布线)的技术。
[0168]图25是本发明人研究的第一研究示例的半导体器件的不完整的横截面图，并且它对应于图1。
[0169]图25所示的第一研究示例的半导体器件与图1所示的第一实施例的半导体器件的不同在于，掩埋铜布线的配置，尤其是势皇导体膜的配置。在势皇绝缘膜(BI和B2)和层间绝缘膜(ILl和IL2)方面，图25所示的第一研究示例的半导体器件和图1所示的第一实施例的半导体器件是彼此共同的。
[0170]掩埋铜布线由势皇导体膜和主要由铜组成的主导体膜组成。在图1所示的第一实施例中，其为掩埋铜布线的布线Ml由势皇导体膜BRl和主要由铜组成的主导体膜MCl组成，以及其为掩埋铜布线的布线M2由势皇导体膜BR2和主要由铜组成的主导体膜MC2组成。另一方面，在图25所示的第一研究示例中，其为掩埋铜布线的布线MlOl由势皇导体膜BRlOl和主要由铜组成的主导体膜MClOl组成，以及其为掩埋铜布线的布线M102由势皇导体膜BR102和主要由铜组成的主导体膜MC102组成。
[0171]布线MlOl对应于第一实施例的布线Ml且它在层间绝缘膜ILl中，而布线M102对应于第一实施例的布线M2且它在层间绝缘膜IL2中。
[0172]构成掩埋铜布线的势皇导体膜(BR1、BR2、BR101和BR102)具有抑制或防止铜主导体膜(MC1、MC2、MC101和MC102)的铜(Cu)扩散到层间绝缘膜(ILl和IL2)中的功能。构成掩埋铜布线的势皇导体膜(BR1、BR2、BR101和BR102)还具有提高掩埋铜布线和层间绝缘膜(ILl和IL2)之间的粘附性的功能。
[0173]作为构成掩埋铜布线的势皇导体膜，优选铜(Cu)阻隔特性极好的材料膜，S卩，具有高抑制或防止铜(Cu)扩散功能的材料膜。另外，作为构成掩埋铜布线的势皇导体膜，优选能提高掩埋铜布线和层间绝缘膜之间的粘附性的材料膜。根据上述来判断，优选钽膜或氮化钽膜作为构成掩埋铜布线的势皇导体膜。
[0174]在图25的第一研究示例中，布线MlOl的势皇导体膜BRlOl是氮化钽(TaN)膜101和氮化钽膜101上的钽(Ta)膜102的叠层膜，以及布线M102的势皇导体膜BR102由氮化钽(TaN)膜103和氮化钽膜103上的钽(Ta)膜104组成。
[0175]氮化钽膜和钽膜各自有极好的铜(Cu)阻隔特性。氮化钽膜与层间绝缘膜有极好的粘附性，而钽膜与铜主导体膜有极好的粘附性。通过使用氮化钽膜和氮化钽膜上的钽膜的叠层膜作为势皇导体膜，能够抑制或防止掩埋铜布线中的铜(Cu)扩散到层间绝缘膜中，另夕卜，能够提高掩埋铜布线和层间绝缘膜之间的粘附性。
[0176]用于图25的第一研究示例的氮化钽膜101和103各自由高密度氮化钽膜即稠密氮化钽膜制成。为了得到具有增强铜(Cu)阻隔特性的氮化钽膜101和103，使用高密度氮化钽膜即稠密氮化钽膜是有利的。
[0177]根据该研究，本发明人已经阐明了在图25的第一研究示例中会出现以下问题。
[0178]具体来说，当氮化钽膜101和103是高密度氮化钽膜时，换句话说，是稠密氮化钽膜时，在形成氮化钽膜101和103的期间，可能将损伤层间绝缘膜ILl和IL2。尤其是，当通过溅射形成氮化钽膜101和103时，由于在膜形成时增加了由从目标飞出的溅射颗粒的碰撞所引起的碰撞，所以形成具有增加密度的氮化钽膜101和103很可能损伤层间绝缘膜。结果，层间绝缘膜很可能会受到损伤。
[0179]当层间绝缘膜包括多孔低k膜时，在形成氮化钽膜101和103期间对层间绝缘膜的损伤成为问题。多孔低k膜是多孔的，并且由此有助于减小介电常数，但它具有弱的机械强度，并且具有防止在形成氮化钽膜101和103期间所引起的损伤的低阻力。换句话说，由于在通过溅射形成氮化钽膜101和103的期间从目标飞出的溅射颗粒的物理碰撞，多孔低k膜易受损伤，并且被该损伤强烈影响。当包括在层间绝缘膜ILl和IL2中的多孔低k膜损伤时，由此得到的半导体器件可具有劣化的可靠性。例如，当包括在层间绝缘膜ILl和IL2中的多孔低k膜损伤时，多孔低k膜变得有吸湿性。多孔低k膜的吸湿性使得势皇导体膜BRlOl和BR102氧化，这可能会导致布线MlOl和M102与层间绝缘膜ILl和IL2之间的粘附性劣化或可靠性(EM寿命、SM寿命、TDDB寿命等可靠性)劣化。布线的这种可靠性从EM (电迀移)寿命、SM (应力迀移)寿命、TDDB(时间相关介电击穿)寿命等观点来进行评估。另外，已经吸收水分的多孔低k膜可能会增加层间绝缘膜ILl和IL2的介电常数。由于这些问题，由此得到的半导体器件可能具有劣化的可靠性。
[0180]不包括多孔低k膜的层间绝缘膜ILl和IL2可以是另一种可能的措施。然而，由于多孔低k膜比非多孔低k膜更易于减小介电常数，所以作为低介电常数绝缘膜，多孔低k膜是极好的。包括多孔低k膜的层间绝缘膜ILl和IL2能够增强减小布线之间的寄生电容的效果。因此，本发明人已经研究了，即使在层间绝缘膜包括多孔低k膜时，多孔低k膜对形成掩埋铜布线的势皇导体膜期间的损伤也有抵抗力的结构。
[0181]图26是本发明人研究的第二研究示例的半导体器件的不完整的横截面图。它对应于图1或图25。
[0182]图26所示的第二研究示例的半导体器件与图25所示的第一研究示例的半导体器件的不同在于，使用低密度氮化钽膜1la代替高密度氮化钽膜101，使用低密度氮化钽膜103a代替高密度氮化钽膜103。在图26所示的第二研究示例中，布线MlOl的势皇导体膜BRlOl是低密度氮化钽膜1la和氮化钽膜1la上的钽膜102的叠层膜；以及布线M102的势皇导体膜BR102是低密度氮化钽膜103a和氮化钽膜103a上的钽膜104的叠层膜。第二研究示例的氮化钽膜1la和103a的密度各自低于第一研究示例的氮化钽膜101和103的密度。
[0183]在图26的第二研究示例中，氮化钽膜1la和103a是低密度氮化钽膜，使得在形成氮化钽膜1la和103a的期间，层间绝缘膜ILl和IL2不容易受到损伤。具体来说，在通过溅射形成氮化钽膜1la和103a时，形成具有低密度的氮化钽膜1la和103a，能够减小在膜形成期间层间绝缘膜上的从目标飞出的溅射颗粒的碰撞，因此层间绝缘膜不易受到损伤。当如第一研究示例使用溅射形成高密度氮化钽膜101和103时，包括在层间绝缘膜ILl和IL2中的多孔低k膜必然受到损伤，而当如第二研究示例使用溅射形成低密度氮化钽膜1la和103a时，包括在层间绝缘膜ILl和IL2中的多孔低k膜不易受到损伤。在与图25的第一研究示例相比较的图26的第二研究示例中，能够抑制可靠性劣化，由于在形成掩埋铜布线的势皇导体膜时包括在层间绝缘膜ILl和IL2中的多孔低k膜的损伤导致可能出现可靠性劣化。
[0184]然而，在图26的第二研究示例中出现了以下问题。
[0185]氮化钽膜1la的低密度导致了氮化钽膜1la和形成在其上的钽膜102之间的低粘附性(粘合强度)，结果，氮化钽膜1la很可能会与钽膜102分离。这个出现的原因是，低密度氮化钽膜1la具有低表面平坦度，使得不能容易地保护氮化钽膜1la和形成在其上的钽膜102之间的粘附性。
[0186]这意味着，在图25的第一研究示例中，氮化钽膜101具有高密度和高表面平坦度，因此，能够容易地保护氮化钽膜101和形成在其上的钽膜102之间的粘附性。另一方面，在图26的第二研究示例中，氮化钽膜1la具有低密度且由此具有低表面平坦度，使得氮化钽膜1la和形成在其的上的钽膜102之间的粘附性必然降低。类似地，在图26的第二研究示例中，氮化钽膜103a具有低密度且由此具有低表面平坦度，使得氮化钽膜103a和形成在其上的钽膜104之间的粘附性必然降低。
[0187]氮化钽膜1la和钽膜102之间的粘附性的降低或氮化钽膜103a和钽膜104之间的粘附性的降低，导致了布线MlOl和M102的可靠性劣化。结果，由此得到的半导体器件具有劣化的可靠性。
[0188]由于掩埋铜布线的势皇导体膜，图25的第一研究示例得到的半导体器件和图26的第二研究示例得到的半导体器件必然各自具有劣化的可靠性。
[0189]〈主要特征和优势〉
[0190]第一实施例的一个主要特征是，掩埋铜布线(Ml和M2)的势皇导体膜(BRl和BR2)分别具有第一势皇导体膜(11和21)，形成在第一势皇导体膜(11和21)上的第二势皇导体膜(12和22)，和形成在第二势皇导体膜(12和22)上的第三势皇导体膜(13和23)。第一势皇导体膜(11和21)位于层间绝缘膜(ILl和IL2)的布线沟槽(TRl和TR2)的底面和侧壁上。主要由铜组成的主导体膜(MCl和MC2)位于第三势皇导体膜(13和23)上。第一势皇导体膜(11和21)和第二势皇导体膜(12和22)由相同的导体材料制成，以及第三势皇导体膜(13和23)由与第一势皇导体膜(11和21)或第二势皇导体膜(12和22)的导体材料不同的导体材料制成；以及第一势皇导体膜(11和21)的密度低于第二势皇导体膜(12和22)的密度。
[0191]对于布线Ml，势皇导体膜11、势皇导体膜12和势皇导体膜13分别对应于第一势皇导体膜、第二势皇导体膜和第三势皇导体膜。对于第二布线M2，势皇导体膜21、势皇导体膜22和势皇导体膜23分别对应于第一势皇导体膜、第二势皇导体膜和第三势皇导体膜。
[0192]在第一实施例中，形成在层间绝缘膜(ILl和IL2)中的布线沟槽(TRl和TR2)的底面和侧壁上的第一势皇导体膜(11和21)，被形成为低密度膜。如果第一势皇导体膜(11和21)被形成为高密度膜，换句话说，第一势皇导体膜(11和21)被形成为稠密膜，则如以上参考图25的第一研究示例所述，在形成第一势皇导体膜(11和21)期间包括在层间绝缘膜(ILl和IL2)中的多孔低k膜(I和4)必然受到损伤。然而，在本实施例中，第一势皇导体膜(11和21)被形成为低密度膜，使得能够在形成第一势皇导体膜(11和21)期间防止包括在层间绝缘膜(ILl和IL2)中的多孔低k膜(I和4)受到损伤。简而言之，在第一实施例中，通过将第一势皇导体膜(11和21)的密度设置为低密度，在抑制或防止从布线沟槽(TRl和TR2)暴露的多孔低k膜(I和4)受到损伤的同时，能够形成第一势皇导体膜(11和21)。结果，由此得到的半导体器件能够具有提尚的可靠性。
[0193]例如，当多孔低k膜(I和4)损伤时，多孔低k膜很可能吸收水分。已经吸收水分的多孔低k膜使得势皇导体膜氧化，并且因此劣化布线(Ml和M2)与层间绝缘膜(ILl和IL2)之间的粘附性或劣化布线(Ml和M2)的可靠性(EM寿命、SM寿命、TDDB寿命等可靠性)。另一方面，在第一实施例中，能够抑制或防止包括在层间绝缘膜(ILl和IL2)中的多孔低k膜(I和4)受到损伤，使得能够减小或排除在多孔低k膜(I和4)受到损伤时将另外出现的不便。结果，半导体器件能够具有提高的可靠性。
[0194]此外，在本实施例中，第一势皇导体膜(11和21)具有在其上的第二势皇导体膜(12和22)，第二势皇导体膜(12和22)由与第一势皇导体膜(11和21)的导体材料相同的导体材料制成，并且该第二势皇导体膜(12和22)的密度被设置为高于第一导体膜(11和21)的密度。
[0195]如图26的第二研究示例，当在低密度势皇导体膜(对应于氮化钽膜1la和103a)上形成由不同于低密度势皇导体膜(1la和103a)的材料的材料制成的势皇导体膜(钽膜102和104)时，由于它们之间的减少的粘附性(粘合强度)，这些势皇导体膜很可能彼此分离。
[0196]当与第一实施例不同时，低密度第一势皇导体膜(11和21)具有在其上的由不同于第一势皇导体膜(11和21)的材料的材料制成的导体膜时，由于其间的减小的粘附性(粘合强度)，导体膜很可能与低密度第一势皇导体膜(11和21)分离。
[0197]然而，在第一实施例中，由于低密度第一势皇导体膜(11和21)具有在其上的由与第一势皇导体膜(11和21)的材料相同的材料制成的第二势皇导体膜(12和22)，所以即使第一势皇导体膜(11和21)的密度小，也能保护第二势皇导体膜(12和22)和第一势皇导体膜(11和21)之间的粘附性(粘合强度)。这是因为，当形成双层膜时，与两层膜分别由不同材料制成时相比，当两层膜由相同的材料制成时，能够更容易地保护构成双层膜的两层膜之间的粘附性(粘合强度)，且更不可能出现分离。当两层膜分别由不同材料制成时，由于失真导致的分离很可能由两层膜之间的晶体结构或晶格常数的差异引起，而当两层膜由同一种材料制成时，由于失真导致的分离不可能出现在这两层膜之间。
[0198]在本实施例中，由于第一势皇导体膜(11和21)具有在其上的由与第一势皇导体膜(11和21)的材料相同的材料制成的第二势皇导体膜(12和22)，所以即使第一势皇导体膜(11和21)具有低密度并由此具有差的表面平坦度，也能保护第二势皇导体膜(12和22)和第一势皇导体膜(11和21)之间的粘附性。因此，通过第二势皇导体膜(12和22)和第一势皇导体膜(11和21)之间的增强的粘附性(粘合强度)，能够抑制或防止第二势皇导体膜(12和22)和第一势皇导体膜(11和21)之间的分离。结果，由此得到的半导体器件能够具有提高的可靠性。
[0199]此外，在第一实施例中，第二势皇导体膜(12和22)具有在其上的第三势皇导体膜(13和23)，第三势皇导体膜(13和23)由与第二势皇导体膜(12和22)的导体材料不同的导体材料制成。
[0200]第二势皇导体膜(12和22)由与第三势皇导体膜(13和23)的导体材料不同的导体材料制成。如果第二势皇导体膜(12和22)具有低密度，则第二势皇导体膜(12和22)和第三势皇导体膜(13和23)之间的粘附性减小，并且第二势皇导体膜(12和22)很可能与第三势皇导体膜(13和23)分离。
[0201]在第一实施例中，第二势皇导体膜(12和22)具有增加的密度。高密度第二势皇导体膜(12和22)具有在其上的第三势皇导体膜(13和23)，第三势皇导体膜(13和23)由与第二势皇导体膜(12和22)的导体材料不同的导体材料制成。即使当第二势皇导体膜(12和22)和第三势皇导体膜(13和23)分别由不同导体材料制成时，第二势皇导体膜(12和22)也具有增强的密度，以及由此第二势皇导体膜(12和22)具有高表面平坦度，使得能够保护第二势皇导体膜(12和22)和第三势皇导体膜(13和23)之间的粘附性(粘合强度)。这意味着，受第二势皇导体膜(12和22)密度高于第一势皇导体膜(II和21)的密度影响，第二势皇导体膜(12和22)的表面(在形成第三势皇导体膜的一侧上的表面)的平坦度也变得高于第一势皇导体膜(11和21)的表面(在形成第二势皇导体膜的一侧上的表面)的平坦度。因此，能够保护第三势皇导体膜(13和23)的粘附性。因此，可能会增强第二势皇导体膜(12和22)和第三势皇导体膜(13和23)之间的粘附性，并由此抑制或防止第二势皇导体膜(12和22)和第三势皇导体膜(13和23)之间的分离。结果，由此得到的半导体器件能够具有提高的可靠性。
[0202]因此，在第一实施例中，层间绝缘膜(ILl和IL2)包括多孔低k膜(I和4)，使得通过将在暴露多孔低k膜(I和4)时形成的第一势皇导体膜(I I和21)的密度设置为低密度，抑制或防止了在形成第一势皇导体膜(11和21)的期间多孔低k膜(I和4)的损伤。考虑到，在低密度第一势皇导体膜(11和21)上形成由不同材料制成的导体膜劣化了导体膜的粘附性，在第一势皇导体膜(11和21)上形成由与低密度第一势皇导体膜(11和21)的材料相同的材料制成的高密度第二势皇导体膜(12和22)。通过在高密度第二势皇导体膜(12和22)上形成由与第二势皇导体膜(12和22)的材料不同的材料制成的第三势皇导体膜(13和23)，能够保护第二势皇导体膜(12和22)的粘附性和第三势皇导体膜(13和23)的粘附性。这使得可以抑制或防止在掩埋铜布线(MI和M2)中产生膜间隙粘附性减小的区域。结果，掩埋铜布线(MI和M2)能够具有提高的可靠性。因此，由此得到的半导体器件能够具有提高的综合可靠性。
[0203]在本实施例中，第一势皇导体膜(II和21)和形成在第一势皇导体膜(II和21)上的第二势皇导体膜(12和22)由相同的导体材料制成，同时，第一势皇导体膜(II和21)的密度被设置为低于第二势皇导体膜(12和22)的密度。这使得可以将第一势皇导体膜(11和21)形成为低密度膜并将第二势皇导体膜(12和22)形成为高密度膜。由于能够将第一势皇导体膜(11和21)提供为低密度膜，所以在形成第一势皇导体膜(11和21)的期间能够抑制或防止包括在层间绝缘膜(ILl和IL2)中的多孔低k膜(I和4)受到损伤。由于能够将第二势皇导体膜(12和22)提供为高密度膜，所以即使在第二势皇导体膜(12和22)上形成由与第二势皇导体膜(12和22)的导体材料不同的导体材料制成的第三势皇导体膜(13和23)时，也能保护第二势皇导体膜(12和22)的粘附性和第三势皇导体膜(13和23)的粘附性。这使得可以抑制或防止包括在层间绝缘膜(ILl和IL2)中的多孔低k膜(I和4)受到损伤，同时抑制或防止在掩埋铜布线(Ml和M2)中产生膜间隙粘附性减小的区域。结果，由此得到的半导体器件能够具有提尚的综合可靠性。
[0204]第二势皇导体膜(12和22)的厚度优选大于第一势皇导体膜(11和21)的厚度。换句话说，第一势皇导体膜(11和21)的厚度优选小于第二势皇导体膜(12和22)的厚度。这意味着，在布线Ml中，势皇导体膜12的厚度优选大于势皇导体膜11的厚度。在布线M2中，势皇导体膜22的厚度优选大于势皇导体膜21的厚度。其原因如下。
[0205]具体来说，第一势皇导体膜(11和21)、第二势皇导体膜(12和22)和第三势皇导体膜(13和23)具有铜(Cu)阻隔特性(阻隔效应)，并且它们能够起到抑制或防止主导体膜(MCl和MC2)中的铜(Cu)扩散到层间绝缘膜(ILl和IL2)中的作用。当第一势皇导体膜(11和21)和第二势皇导体膜(12和22)具有相同的膜厚度时，高密度第二势皇导体膜(12和22)的大于低密度第一势皇导体膜(11和21)的阻隔特性。当第一势皇导体膜(11和21)的厚度和第二势皇导体膜(12和22)的厚度的总和保持恒定时，与增加第一势皇导体膜(11和21)的厚度相比，增加第二势皇导体膜(12和22)的厚度，使得抑制或防止主导体膜(MCl和MC2)中的铜(Cu)扩散到层间绝缘膜(ILl和IL2)中的效果变得更好。增加第一势皇导体膜(11和21)的厚度和第二势皇导体膜(12和22)的厚度的总和，导致布线(Ml和M2)中的主导体膜(MCl和MC2)的比率减小，而且导致布线(Ml和M2)的电阻增加。
[0206]第一势皇导体膜(II和21)的厚度优选小于第二势皇导体膜(12和22)的厚度。这使得可以在不增加第一势皇导体膜(11和21)的厚度和第二势皇导体膜(12和22)的厚度的总和的情况下，增强整个势皇导体膜的铜(Cu)阻隔特性。这能够增强抑制或防止主导体膜(MCI和MC2)中的铜(Cu)扩散到层间绝缘膜(ILI和IL2)中的效果。另外，由于在保持铜(Cu)阻隔特性的同时，能够抑制第一势皇导体膜(11和21)的厚度和第二势皇导体膜(12和22)的厚度的总和增加，所以能减小布线(Ml和M2)的电阻。
[0207]第一势皇导体膜(II和21)的厚度太小，可以导致在形成高密度第二势皇导体膜(12和22)的期间，包括在层间绝缘膜(ILl和IL2)中的多孔低k膜(I和4)的损伤。第一势皇导体膜(11和21)优选具有Inm或Inm以上的厚度。尤其是，从布线沟槽(TRl和TR2)暴露出来的多孔低k膜(I和4)上的第一势皇导体膜(11和21)的厚度优选是Inm或Inm以上。这种膜厚度能够适当抑制或防止在第一势皇导体膜(I I和21)上形成高密度第二势皇导体膜(12和22)期间，包括在层间绝缘膜(ILl和IL2)中的多孔低k膜(I和4)受到损伤。
[0208]如上所述，为了增强整个势皇导体膜的铜(Cu)阻隔特性，增加第二势皇导体膜(12和22)的厚度比增加第一势皇导体膜(11和21)的厚度更有优势。不希望第一势皇导体膜(11和21)太厚。第一势皇导体膜(I I和21)的厚度尤其优选在Inm或Inm以上但不大于2nm的范围内。
[0209]第一势皇导体膜(II和21)的厚度和第二势皇导体膜(12和22)的厚度的总和优选是5nm或5nm以上。这使得可以有效保持势皇导体膜的铜(Cu)阻隔特性。另外，能够提高层间绝缘膜(ILl和IL2)和布线(Ml和M2)之间的粘附性(粘合强度)。
[0210]过度增加第一势皇导体膜(II和21)的厚度和第二势皇导体膜(12和22)的厚度的总和，会相应减小布线(Ml和M2)中的主导体膜(MCl和MC2)的比率。这导致了布线电阻的增加。因此，更优选将第一势皇导体膜(11和21)的厚度和第二势皇导体膜(12和22)的厚度的总和设置在5至15nm的范围内。
[0211]另外，更优选地，第三势皇导体膜(13和23)的厚度被设置为在3至1nm的范围内。这使得可以保持势皇导体膜的铜(Cu)阻隔特性，同时能提高层间绝缘膜(ILl和IL2)和布线(Ml和M2)之间的粘附性。此外，能够抑制布线电阻的增加。
[0212]第一势皇导体膜(11和21)和第二势皇导体膜(12和22)由相同的材料制成。它们优选具有相同的晶体结构。这意味着，优选势皇导体膜11和势皇导体膜12由相同的材料制成，同时势皇导体膜11和势皇导体膜12具有相同的晶体结构。另外，优选势皇导体膜21和势皇导体膜22由相同的材料制成，并且势皇导体膜21和势皇导体膜22具有相同的晶体结构。这是因为，当通过叠置形成双层膜时，与两层膜分别由不同材料制成时相比，当两层膜由相同的材料制成时，能够更容易地保持构成双层膜的这两层膜之间的粘附性(粘合强度)，而且，当两层膜具有相同晶体结构时，能够进一步更容易地保持这两层膜之间的粘附性(粘合强度)。简而言之，当双层膜的两层膜由相同的材料制成并且具有相同的晶体结构时，由于失真导致的它们之间的分离更不可能出现。
[0213]具体来说，第一势皇导体膜(11和21)具有低密度，使得它们有较差的表面平坦度，并且形成在其上的膜的粘附性可能减小。当形成在第一势皇导体膜(11和21)上的第二势皇导体膜(12和22)由与第一势皇导体膜(11和21)的材料相同的材料制成并与其具有相同的晶体结构时，即使当第一势皇导体膜(I I和21)具有低密度和低表面平坦度时，也能增强第一势皇导体膜(11和21)和第二势皇导体膜(12和22)之间的粘附性。这使得可以适当抑制或防止第一势皇导体膜(11和21)和第二势皇导体膜(12和22)之间的分离。
[0214]在本实施例中，因为氮化钽膜有极好的铜(Cu)阻隔特性，同时对层间绝缘膜(ILl和IL2)有极好的粘附性，所以第一势皇导体膜(11和21)和第二势皇导体膜(12和22)各自优选由氮化钽膜制成。氮化钽膜和钽膜之间的比较显示出，氮化钽膜对层间绝缘膜(ILl和IL2)具有优良的粘附性。用作邻近于层间绝缘膜(ILl和IL2)的第一势皇导体膜(11和21的氮化钽膜，使得能够保持铜(Cu)阻隔特性，并且能够增强第一势皇导体膜(11和21)对层间绝缘膜(ILl和IL2)的粘附性。这使得可以适当抑制或防止第一势皇导体膜(11和21)和层间绝缘膜(ILl和IL2)之间的分离。第二势皇导体膜(12和22)和第一势皇导体膜(11和21)由相同的材料制成，使得如果使用氮化钽膜作为第一势皇导体膜(II和21)，必然意味着使用氮化钽膜作为第二势皇导体膜(12和22)。
[0215]在本实施例中，因为钽膜有极好的铜(Cu)阻隔特性，同时对主要由铜组成的主导体膜(MCI和MC2)有极好的粘附性，所以第三势皇导体膜(I 3和2 3)优选由钽膜制成。氮化钽膜和钽膜之间的比较显示出，钽膜对主要由铜组成的主导体膜(MCl和MC2)有优良的粘附性。用作邻近于主要由铜组成的主导体膜(MCl和MC2)的第三势皇导体膜(13和23)的钽膜，使得能够保持铜(Cu)阻隔特性，并且能够增强主导体膜(MCl和MC2)对第三势皇导体膜(13和23)的粘附性。这使得可以适当抑制或防止第三势皇导体膜(13和23)与主导体膜(MCl和MC2)之间的分呙。
[0216]因此，在对层间绝缘膜(ILl和IL2)的粘附性方面，通过使用优于钽膜的氮化钽膜，能够更好地提高层间绝缘膜(ILl和IL2)和势皇导体膜(BRl和BR2)之间的粘附性。在对主导体膜(MCl和MC2)的粘附性方面，通过使用优于氮化钽膜的钽膜，能够更好地提高主导体膜(MCl和MC2)和势皇导体膜(BRl和BR2)之间的粘附性。结果，能够适当地提高层间绝缘膜(ILl和IL2)和势皇导体膜(BRl和BR2)之间的粘附性，以及主导体膜(MCl和MC2)和势皇导体膜(BRl和BR2)之间的粘附性。
[0217]因此，第一势皇导体膜(11和21)和第二势皇导体膜(12和22)最优选为氮化钽膜，而第三势皇导体膜(13和23)最优选为钽膜。可选择地，也能够使用氮化钛(TiN)膜或氮化钌(RuN)膜作为第一势皇导体膜(I I和21)和第二势皇导体膜(12和22)。也能够使用钛(Ti)膜、钨(W)膜、钴(Co)膜、锰(Mn)膜或钌(Ru)膜，或者包含这些元素(T1、W、Co、Mn和Ru)中的两种或两种以上的合金膜，作为第三势皇导体膜(13和23)。
[0218]在本实施例中，将第一势皇导体膜(11和21)的密度设置为低于第二势皇导体膜(12和22)的密度。第一势皇导体膜(11和21)的密度优选是完整晶体的密度的50%至90%。这意味着，第一势皇导体膜(11和21)的密度优选是构成第一势皇导体膜(11和21)的材料的完整晶体的密度的50%至90%。假定，D1表示第一势皇导体膜(11和21)的密度，02表示构成第一势皇导体膜(11和21)的材料的完整晶体的密度，优选满足下面的方程式(I):
[0219]0.5^Di/D2^0.9---(1)
[0220]术语“完整晶体”是指其中既没有晶体缺陷也没有杂质的完整晶体。
[0221]第二势皇导体膜(12和22)的密度优选高于完整晶体的90%。这意味着，第二势皇导体膜(12和22)的密度优选高于构成第二势皇导体膜(12和22)的材料的完整晶体的密度的90%。假定，D3表示第二势皇导体膜(12和22)的密度，D4表示构成第二势皇导体膜(12和22)的材料的完整晶体的密度，优选满足下面的方程式(2):
[0222]0.9<D3/D4^1---(2)
[0223]由于构成第一势皇导体膜(II和21)的材料和构成第二势皇导体膜(12和22)的材料是相同的，所以构成第一势皇导体膜(11和21)的材料的完整晶体的密度(D2)和构成第二势皇导体膜(12和22)的材料的完整晶体的密度(D4)是相等的，其满足D2 = D4。
[0224]当第一势皇导体膜(11和21)由完整晶体组成时，密度D2也能够被视为第一势皇导体膜(II和21)的虚拟密度。当第二势皇导体膜(12和22)由完整晶体组成时，密度D4也能够被视为第二势皇导体膜(12和22)的虚拟密度。
[0225]由于第一势皇导体膜(11和21)和第二势皇导体膜(12和22)由相同的材料制成，所以第一势皇导体膜(11和21)的密度低于第二势皇导体膜(12和22)的密度是指，第一势皇导体膜(11和21)的原子空位浓度(空位浓度)大于第二势皇导体膜(12和22)的原子空位浓度(空位浓度)。因此，势皇导体膜11的原子空位浓度大于势皇导体膜12的原子空位浓度，以及势皇导体膜21的原子空位浓度大于势皇导体膜22的原子空位浓度。
[0226]在这里所使用的“原子空位浓度”对应于原子空位与原子可占用的所有晶格点的比率。“原子空位”对应于期望其具有原子但却没有的晶体的晶格点。例如，当在某膜中平均每10个晶格点有一个原子空位时，该膜的原子空位浓度为10%，以及该膜的密度为完整晶体的密度的90%。完整晶体没有原子空位，使得完整晶体的原子空位浓度为0%。
[0227]假定，D5表示第一势皇导体膜(11和21)的原子空位浓度，优选满足下面的方程式
(3):
[0228]D5=1-Di/D2---(3)
[0229]假定，D6表示第二势皇导体膜(12和22)的原子空位浓度，优选满足下面的方程式
(4):
[0230]D6=l-D3/D4---(4)
[0231]如上所述，第一势皇导体膜(11和21)的密度(D1)优选是完整晶体的密度(D2)的50 %至90 %。换句话说，第一势皇导体膜(11和21)的原子空位浓度(D5)优选是10 %至50 %。如上所述，第二势皇导体膜(12和22)的密度(D3)优选是完整晶体的密度(D4)的90%或90%以上。这意味着，第二势皇导体膜(12和22)的原子空位浓度(D6)优选为小于10%。
[0232]氮化钽具有六边形晶体结构，并且其晶格常数是3.363埃。在第一实施例中，第一势皇导体膜(11和21)和第二势皇导体膜(12和22)各自优选是氮化钽膜。在这种情况下，构成第一势皇导体膜的氮化钽膜和构成第二势皇导体膜的氮化钽膜各自具有六边形晶体结构，但第一势皇导体膜的密度低于第二势皇导体膜的密度，因此，第一势皇导体膜的原子空位浓度大于第二势皇导体膜的原子空位浓度。完整晶体形式中的氮化钽膜的密度(D2)是14.3g/cm3。当氮化钽膜是Ta2N并且具有六边形晶体结构和具有3.363埃的晶格常数时，完整晶体的密度大约是12.6g/cm30
[0233]注意，第一势皇导体膜(11和21)优选由两层或两层以上的原子层制成，并且优选具有10%至50%的原子空位浓度。当它们具有这种特征时，在布线沟槽(TRl和TR2)的内表面上，层间绝缘膜(ILl和IL2)完全由第一势皇导体膜(11和21)覆盖，此时，在第二势皇导体膜(12和22)和层间绝缘膜(ILl和IL2)之间的第一势皇导体膜(11和21)中，原子空位基本上存在于任何平面位置。这使得可以有效产生抑制或防止由于形成势皇导体膜导致的多孔低k膜(I和4)的损伤的效果。从上述观点看，如上所述，第一势皇导体膜(11和21)的厚度优选为Inm或Inm以上。
[0234]第一势皇导体膜(II和21)和第二势皇导体膜(12和22)由相同的材料制成但其密度不同。在由此制造的半导体器件中，第一势皇导体膜(11和21)和第二势皇导体膜(12和
22)之间的密度差异能够从例如使用TEM(透射电子显微镜)的所观察的对比中发现。例如，能够从HAADF (高角环形暗场)-STEM (扫描透射式电子显微镜)图像中获得与原子量成比例的对比度。通过使用HAADF-STEM图像，发现第一势皇导体膜(11和21)的密度低于第二势皇导体膜(12和22)的密度。
[0235]第三势皇导体膜(13和23)也优选具有高密度，并且由于高密度，第三势皇导体膜(13和23)和主导体膜(MCl和MC2)能够具有在其间的提高的粘附性(粘合强度)。第三势皇导体膜(13和23)形成在第二势皇导体膜(12和22)上，使得即使当第三势皇导体膜(13和23)具有高密度时，也不损伤在形成第三势皇导体膜(13和23)的期间，包括在层间绝缘膜(ILl和IL2)中的多孔低k膜(I和4)损伤。
[0236]因此，第三势皇导体膜(13和23)的密度高于完整晶体的密度的90%。这意味着，第三势皇导体膜(13和23)的密度优选高于构成第三势皇导体膜(13和23)的材料的完整晶体的密度的90%。具体来说，假定，D7表示第三势皇导体膜(13和23)的密度，以及D8表示构成第三势皇导体膜(13和23)的材料的完整晶体的密度，优选满足下面的方程式(5):
[0237]0.9<D7/D8^l---(5)
[0238]假定第三势皇导体膜(13和23)由完整晶体组成，密度D8也能够被视为第三势皇导体膜(13和23)的虚拟密度。
[0239]假定D9表示第三势皇导体膜(13和23)的原子空位浓度，满足下面的方程式(6):
[0240]D9=l-D7/D8---(6)
[0241]如上所述，第三势皇导体膜(13和23)的密度(D7)优选高于完整晶体的密度(D8)的90%。这意味着，第三势皇导体膜(13和23)的原子空位浓度(D9)优选小于10%。
[0242]第一势皇导体膜(11和21)的密度(D1)、第二势皇导体膜(12和22)的密度(D3)和第三势皇导体膜(13和23)的密度(D7)优选满足下面的方程式(7):
[0243]Di/D2<D3/D4 和 Di/D2<D7/Ds...(7)
[0244]当从原子空位浓度的角度重新构成上述方程式(7)时，期望，第二势皇导体膜(12和22)的原子空位浓度(D6)大于第一势皇导体膜(11和21)的原子空位浓度(D5) (D6>D5)，以及第三势皇导体膜(13和23)的原子空位浓度(D9)大于第一势皇导体膜(11和21)的原子空位浓度(D5) (D9>D5)。
[0245]第一势皇导体膜(11和21)和第二势皇导体膜(12和22)由相同的材料制成，而第三势皇导体膜(13和23)由与第一势皇导体膜(II和21)和第二势皇导体膜(12和22)的材料不同的材料制成。因此，值D2和D4彼此相等(D2 = D4)，而值D8与值D2和D4不同。
[0246]钽膜具有体心立方晶体结构，并且其晶格常数为3.305埃。在第一实施例中，第三势皇导体膜(13和23)优选是钽膜，并且在这种情况下，构成第三势皇导体膜(13和23)的钽膜具有体心立体晶体结构。钽的完整晶体的密度(D8)为16.65g/cm3。
[0247]在随后将要描述的第二实施例中，第一势皇导体膜(11和21)和第二势皇导体膜(12和22)各自优选是钽膜。在这种情况下，构成第一势皇导体膜的钽膜和构成第二势皇导体膜的钽膜各自具有体心立体晶体结构。然而，第一势皇导体膜的密度低于第二势皇导体膜的密度，因此，第一势皇导体膜的原子空位浓度大于第二势皇导体膜的原子空位浓度。
[0248]接下来，将描述每个势皇导体膜的优选形成过程。
[0249]优选通过溅射形成第二势皇导体膜(12和22)。溅射在由此形成的膜的均匀性或质量方面是极好的。另外，不同于将要形成的膜的材料的杂质没有被混合，并且能容易地形成具有高密度的膜。通过使用溅射形成第二势皇导体膜(12和22)，第二势皇导体膜(12和22)能够具有提高的均匀性或质量。另外，能够容易地防止在第二势皇导体膜(12和22)中混合不必要的杂质。此外，能够容易且适当地形成具有高密度的第二势皇导体膜(12和22)。而且，由于已经通过溅射形成高密度第二势皇导体膜(12和22)，将要形成在第二势皇导体膜(12和22)上的第三势皇导体膜(13和23)能够更适当地具有提高的粘附性。
[0250]溅射是通过在下层上沉积从目标飞出的溅射颗粒以使得物理碰撞不可避免地施加到下层来形成膜的方法。通过这种碰撞配置布线沟槽(TRl和TR2)的内表面的多孔低k膜(I和4)可能会受到损伤。然而，在本实施例中，在布线沟槽(TRl和TR2)的内表面上具有第一势皇导体膜(11和21)时，换句话说，在从布线沟槽(TRl和TR2)中不暴露多孔低k膜(I和4)的情况下，形成第二势皇导体膜(12和22)。即使当通过溅射形成第二势皇导体膜(12和22)时，也能抑制或防止在通过溅射形成第二势皇导体膜(12和22)期间，包括在层间绝缘膜(ILl和IL2)中的多孔低k膜(I和4)受到损伤。
[0251]对于第一势皇导体膜(11和21)的形成，可优选使用溅射或ALD。对于形成高密度膜(即，稠密膜)，溅射比ALD更有优势，但是，不要求第一势皇导体膜(11和21)具有高密度，使得溅射或ALD都能够用于形成第一势皇导体膜(I I和21)。使用溅射来形成第一势皇导体膜(11和21)和使用ALD来形成第一势皇导体膜(11和21)分别具有以下优势。
[0252]使用溅射来形成第一势皇导体膜(11和21)是指，使用相同的材料和相同的工艺(溅射)来形成第一势皇导体膜(11和21)和第二势皇导体膜(12和22)。在这种情况下，能够减少形成第一势皇导体膜(11和21)的步骤和形成第二势皇导体膜(12和22)的步骤所花费的时间，导致半导体器件的制造时间的减少。另外，有助于提高半导体器件的生产量。此外，能够将相同的溅射设备用于形成第一势皇导体膜(11和21)和第二势皇导体膜(12和22)。这减少了用于制造半导体器件所需的设备的数量。在使用相同溅射设备时，可以连续执行形成第一势皇导体膜(11和21)的步骤和形成第二势皇导体膜(12和22)的步骤，以及在这种情况下，在形成第一势皇导体膜(11和21)的步骤和形成第二势皇导体膜(12和22)的步骤之间，不需要从溅射设备的处理室(室CM)中取出半导体晶片(半导体衬底SB)。这有利于半导体器件的制造步骤，减小了半导体器件的制造时间，并提高了生产量。而且，使用溅射来形成第一势皇导体膜(11和21)可能会防止将不必要的杂质混入到第一势皇导体膜(11和21)中。
[0253]溅射是通过在下层上沉积从目标飞出的溅射颗粒来形成膜的方法。物理碰撞不可避免地施加到下层，通过这种撞击配置布线沟槽(TRl和TR2)的内表面的多孔低k膜(I和4)可能受到损伤。然而，在第一实施例中，由于第一势皇导体膜(11和21)具有减小的密度，所以即使当通过溅射形成第一势皇导体膜(11和21)时，也能防止在形成第一势皇导体膜(11和21)期间，包括在层间绝缘膜(ILl和IL2)中的多孔低k膜(I和4)通过溅射而受到损伤。
[0254]另一方面，在不对下层施加物理碰撞的情况下，ALD能够形成膜。与溅射相比，ALD不一定导致形成在想要形成的膜下面的下层上的损伤。当通过ALD形成第一势皇导体膜(11和21)时，能够更适当抑制或防止在形成第一势皇导体膜(11和21)期间，包括在层间绝缘膜(I LI和IL2)中的多孔低k膜(I和4)受到损伤。
[0255]从缩短制造时间或提高生产量的角度看，在形成第一势皇导体膜(11和21)时溅射是较好的。另一方面，从尽可能多地抑制多孔低k膜(I和4)受到损伤的角度看，在形成第一势皇导体膜(11和21)时ALD是较好的。
[0256]溅射适于形成第三势皇导体膜(13和23)。这有助于提高第三势皇导体膜(13和23)的均匀性和质量。另外，该方法有利于防止在第三势皇导体膜(13和23)中混合不必要的杂质。此外，通过使用该方法，能够容易或适当地形成具有高密度的第三势皇导体膜(13和
23)。能够通过溅射形成高密度第三势皇导体膜(13和23)，使得形成在第三势皇导体膜(13和23)上的主导体膜(MCl和MC2)能够适当地具有提高的粘附性。
[0257]图27是示出将要用于形成势皇导体膜的溅射设备的一个示例的说明图。
[0258]在图27所示的溅射设备SP中，半导体晶片WF(对应于半导体衬底SB)放置在室(处理室)CM中的底座WD上，以及用于膜形成的目标TG放置在面向半导体晶片WF的位置上。目标TG附着到冷却系统RS。屏蔽门SH放置在半导体晶片WF和目标TG之间。当在半导体晶片WF上形成膜时，门SH转移到与半导体晶片WF和目标TG之间的位置不同的位置，以允许在半导体晶片WF上沉积从目标TG飞出的溅射颗粒SR。
[0259]在半导体晶片WF上形成膜期间，将诸如氩气的溅射气体引入到真空室CM中，并将高电压施加到半导体晶片WF和目标TG之间。由此产生的氩离子(Ar+)被允许与目标TG相撞，以及由从目标TH散出来的目标材料制成的溅射颗粒SR被沉积在半导体晶片SF上。因此，能够在半导体晶片WF上形成膜。也可以将氮气以及氩气引入到室中。
[0260]当各自通过溅射形成第一势皇导体膜(11和21)和第二势皇导体膜(12和22)时，能够在形成期间通过压力(室CM内的压力)来控制将要形成的膜的密度。具体来说，在通过溅射形成膜时，随着室CM内的压力减小，得到的膜具有增加的密度，而随着室CM内的压力增加，得到的膜趋于具有减小的密度。通过使用这种趋势，使在形成第一势皇导体膜(11和21)期间的室CM内的压力大于在形成第二势皇导体膜(12和22)期间的室CM内的压力，第一势皇导体膜(11和21)的密度能够低于第二势皇导体膜(12和22)的密度。
[0261]作为一个示例，在通过溅射形成构成第一势皇导体膜(11和21)的氮化钽膜期间，能够将室CM内的压力调整为约I至1mTorr，能够将待施加到半导体晶片WF的射频(RF)功率调整为约O至1000W，以及能够将目标TG的DC偏压功率调整为约1000至15000W。在通过溅射形成构成第二势皇导体膜(12和22)的氮化钽膜期间，能够将室CM内的压力调整为约0.1至ImTorr，能够将待施加到半导体晶片WF的射频(RF)功率调整为约O至1000W，以及能够将目标TG的DC偏压功率调整为约1000至15000W。在上述条件下，能够形成由低密度氮化钽膜组成的第一势皇导体膜(11和21)和由高密度氮化钽膜组成的第二势皇导体膜(12和22)。
[0262]当各自通过溅射形成第一势皇导体膜(11和21)和第二势皇导体膜(12和22)时，能够不通过压力而通过施加的功率来控制将要形成的膜的密度。例如，在不向半导体晶片WF施加射频功率的情况下，通过将目标TG的DC偏压功率调整为100至1000W，来形成第一势皇导体膜(II和21)，以及通过将该功率调整为高于上述功率(例如，将目标TG的DC偏压功率调整为1000至20000W，和将半导体晶片WF的射频(RF)功率调整为O至1000W)，来形成第二势皇导体膜(12和22)。在上述条件下，第一势皇导体膜(II和21)的密度能够低于第二势皇导体膜(12和22)的密度。能够通过压力和施加到半导体晶片和目标TG中的每一个的功率来控制第一势皇导体膜(11和21)和第二势皇导体膜(12和22)中的每一个的密度。
[0263]另一方面，当通过ALD形成第一势皇导体膜(11和21)时，能够如下所述控制第一势皇导体膜(11和21)的密度。具体来说，在ALD中，通过重复允许原子吸附到下层上的步骤，使由此吸附的原子起反应的步骤，和排除不必要的原子并由此叠置原子层的步骤来形成膜。由于吸附的原子数量随着允许原子吸附的步骤所花费的时间的减少而减少，所以由此形成膜能够具有减小的密度。
[0264](第二实施例)
[0265]图28是第二实施例的半导体器件的不完整的横截面图，并且它对应于图1的第一实施例。
[0266]第二实施例的半导体器件与第一实施例的半导体器件不同之处在于以下几点。
[0267]在第一实施例中，势皇导体膜BRl是由形成在布线沟槽TRl的内表面(底面和侧壁)上的势皇导体膜11，形成在势皇导体膜11上的势皇导体膜12，和形成在势皇导体膜12上的势皇导体膜13组成的叠层膜。势皇导体膜BR2是由形成在布线沟槽TR2和通孔VH的内表面(底面和侧壁)上的势皇导体膜21，形成在势皇导体膜21上的势皇导体膜22，和形成在势皇导体膜22上的势皇导体膜23组成的叠层膜。
[0268]另一方面，在第二实施例中，势皇导体膜BRl是形成在布线沟槽TRl的内表面(底面和侧壁)上的势皇导体膜11和形成在势皇导体膜11上的势皇导体膜12的叠层膜。势皇导体膜BR2是形成在布线沟槽TR2和通孔VH的内表面(底面和侧壁)上的势皇导体膜21和形成在势皇导体膜21上的势皇导体膜22的叠层膜。
[0269]简而言之，第二实施例没有对应于势皇导体膜13和23的膜。第二实施例具有对应于第一实施例的第一势皇导体膜(11和21)和第二势皇导体膜(12和22)的膜，但没有对于第三势皇导体膜(13和23)的膜。
[0270]因此，在第一实施例中，势皇导体膜13具有在其上的主体膜MCl，以及势皇导体膜23具有在其上的主体膜MC2，而在第二实施例中，势皇导体膜12具有在其上的主体膜MCl，以及势皇导体膜22具有在其上的主体膜MC2。因此，在第一实施例中，主导体膜MCl和势皇导体膜12具有在其间的势皇导体膜13，以及主导体膜MC2和势皇导体膜22具有在其间的势皇导体膜23。另一方面，在第二实施例中，主导体膜MCl邻近于势皇导体膜12，以及主导体膜MC2邻近于势皇导体膜22。
[0271]第一实施例和第二实施例的共同点在于，势皇导体膜11和势皇导体膜12由相同的导体材料制成，以及势皇导体膜11的密度低于势皇导体膜12的密度。另外，第一实施例和第二实施例的共同点在于，势皇导体膜21和势皇导体膜22由相同的导体材料制成，以及势皇导体膜21的密度低于势皇导体膜22的密度。
[0272]然而，在第一实施例中，势皇导体膜11、12、21和22各自优选由氮化钽膜制成，而在第二实施例中，势皇导体膜11、12、21和22各自优选由钽(Ta)膜制成。第二实施例中的势皇导体膜11、12、21和22的厚度和形成方法类似于第一实施例的势皇导体膜11、12、21和22的厚度和形成方法。
[0273]第二实施例的半导体器件的另一配置与第一实施例的半导体器件的另一配置几乎类似，因此在这里省略了重复的描述。
[0274]接下来，参考图29至图37，将描述第二实施例的半导体器件的制造步骤。图29至图37是在其制造步骤期间第二实施例的半导体器件的不完整的横截面图。
[0275]在直至获得图5的结构之前，第二实施例的制造步骤与第一实施例的制造步骤类似，因此在这里省略了其重复的描述。
[0276]在以类似于第一实施例的方式的方式获得图5的结构之后，如图29所示，在半导体衬底SB的主表面上，换句话说，在包括布线沟槽TRl的内表面(底面和侧壁)的层间绝缘膜ILl上，形成势皇导体膜11。在第二实施例中，势皇导体膜11优选是钽(Ta)膜，并且溅射或ALD适合于其形成。
[0277]接下来，如图30所示，在势皇导体膜11上形成势皇导体膜12。势皇导体膜12由与势皇导体膜11的材料相同的材料制成，并且其优选是钽(Ta)膜。溅射适合于势皇导体膜12的形成。势皇导体膜11和势皇导体膜12由同一种导电材料制成(这里指钽)，但势皇导体膜12的密度高于势皇导体膜11的密度。
[0278]结果，包括布线沟槽TRl的内表面(底面和侧壁)的层间绝缘膜ILl具有在其上的势皇导体膜BRl，该势皇导体膜BRl是势皇导体膜11和势皇导体膜11上的势皇导体膜12的叠层膜。在这个阶段，布线沟槽TRl仍未被填满。在第二实施例中，不形成对应于第一实施例的势皇导体膜13的膜。
[0279]接下来，如图31所示，在势皇导体膜BRl上，换句话说，在充当势皇导体膜BRl的顶层的势皇导体膜12上，形成主要由铜组成的主导体膜MC1，以用该膜填充布线沟槽TR1。第二实施例中的主导体膜MCl的配置和形成方法与第一实施例的主导体膜MCl的配置和形成方法类似。
[0280]接下来，如图32所示，通过使用CMP的抛光处理来移除在布线沟槽TRl外面的主导体膜MCl和势皇导体膜BRl (11和12)的不必要的部分，而同时保留在布线沟槽TRl中的主导体膜MCl和势皇导体膜BRl (11和12)的其他部分，来形成布线Ml。上述抛光处理在下文中将称为“图32的抛光处理”。布线Ml由掩埋在布线沟槽TRl中的主导体膜MCl和势皇导体膜BRl(11和12)组成。图32的抛光处理暴露出层间绝缘膜ILl的上表面和布线Ml的上表面，使得暴露的层间绝缘膜ILl的上表面和暴露的布线Ml的上表面基本上形成平面。
[0281]图32示出了通过图32的抛光处理移除氧化硅膜3之后的暴露的S1C膜2的上表面。在类似于第一实施例的第二实施例中，即使通过图32的抛光处理，氧化硅膜3也可以以层的形式保留。
[0282]能够如上所述形成布线Ml。
[0283]然后，执行类似于图11至18的步骤以得到对应于图18的图33的结构。同样在类似于第一实施例的第二实施例中，在其中有布线Ml的层间绝缘膜ILl上，形成势皇绝缘膜BI和层间绝缘膜IL2，并在由层间绝缘膜IL2和势皇绝缘膜BI组成的叠层膜中，形成布线沟槽TR2和通孔VH。
[0284]接下来，如图34所示，在半导体衬底SB的主表面上，换句话说，在包括布线沟槽TR2和通孔VH的内表面(底面和侧壁)的层间绝缘膜IL2上，形成势皇导体膜21。在第二实施例中，势皇导体膜21优选是钽(Ta)膜，并且优选通过溅射或ALD形成势皇导体膜21。
[0285]接下来，如图35所示，在势皇导体膜21上形成势皇导体膜22。势皇导体膜22由与势皇导体膜21的导电材料相同的导电材料制成，并且其优选是钽(Ta)膜。能够优选通过溅射形成势皇导体膜22。势皇导体膜21和势皇导体膜22由同一种导电材料制成(这里指钽)，但势皇导体膜22的密度高于势皇导体膜21的密度。
[0286]结果，包括布线沟槽TR2和通孔VH的内表面(底面和侧壁)的层间绝缘膜IL2具有在其上的势皇导体膜BR2，该势皇导体膜BR2是势皇导体膜21和势皇导体膜21上的势皇导体膜22的叠层膜。在这个阶段，布线沟槽TR2和通孔VH仍未被填充。在第二实施例中，不形成对应于第一实施例的势皇导体膜23的膜。
[0287]接下来，如图36所示，在势皇导体膜BR2上，换句话说，在充当势皇导体膜BR2的顶层的势皇导体膜22上，形成主要由铜组成的主导体膜MC2，以用该膜填充布线沟槽TR2和通孔VH。第二实施例中的主导体膜MC2的配置和形成方法与第一实施例的主导体膜MC2的配置和形成方法类似。
[0288]接下来，如图37所示，通过使用CMP的抛光处理来移除在布线沟槽TR2和通孔VH外面的主导体膜MC2和势皇导体膜BR2(21和22)的不必要的部分，而同时保留在布线沟槽TR2和通孔VH中的主导体膜MC2和势皇导体膜BR2(21和22)的其他部分，来形成布线M2。上述抛光处理在下文中将称为“图37的抛光处理”。布线M2由掩埋在布线沟槽TR2中的主导体膜MC2和势皇导体膜BR2(21和22)组成。掩埋在通孔VH中的布线M2的通孔部分与掩埋在布线沟槽TR2中的布线M2集成一体。图37的抛光处理暴露出层间绝缘膜IL2的上表面和布线M2的上表面，使得暴露的层间绝缘膜IL2的上表面和暴露的布线M2的上表面基本上形成平面。
[0289]图37示出了通过图37的抛光处理移除氧化硅膜6之后的暴露的S1C膜5的上表面。在类似于第一实施例的第二实施例中，即使通过图37的抛光处理，氧化硅膜6也可以以层的形式保留。
[0290]能够如上所述形成布线M2。
[0291]第二实施例随后的步骤与第一实施例随后的步骤类似，因此在这里省略了其图示说明和重复的描述。
[0292]第二实施例具有对应于第一实施例的第一势皇导体膜(11和21)和第二势皇导体膜(12和22)的膜，但没有对应于第三势皇导体膜(13和23)的膜。
[0293]然而，第一实施例和第二实施例的共同点在于，在第一势皇导体膜(11和21)和第二势皇导体膜(12和22)由相同的导体材料制成，以及第一势皇导体膜(11和21)的密度低于第二势皇导体膜(12和22)的密度。通过第二实施例也能获得第一实施例描述的优势。
[0294]简而言之，同样在第二实施例中，层间绝缘膜(ILl和IL2)包括多孔低k膜(I和4)，使得通过将第一势皇导体膜(11和21)形成为低密度膜，能够抑制或防止在形成第一势皇导体膜(11和21)期间多孔低k膜(I和4)受到损伤。这使得可以抑制或防止半导体器件具有由于多孔低k膜(I和4)的损伤导致的降低的可靠性。考虑到，在低密度第一势皇导体膜(11和21)上形成由不同种类材料制成的导体膜劣化了导体膜的粘附性，在低密度第一势皇导体膜(11和21)上形成由与第一势皇导体膜(11和21)的材料相同的材料制成的高密度第二势皇导体膜(12和22)。通过在这种高密度第二势皇导体膜(12和22)上形成主要由铜组成的主导体膜(MCl和MC2)，能够保持第二势皇导体膜(12和22)的粘附性和主导体膜(MCl和MC2)的粘附性。这使得可以抑制或防止出现膜之间的粘附性减小的区域，使得掩埋铜布线(Ml和M2)能够具有提高的可靠性。结果，半导体器件能够具有提高的综合可靠性。
[0295]然而，在第一实施例中，增加第二势皇导体膜(12和22)的密度提高了第二势皇导体膜(12和22)和第三势皇导体膜(13和23)之间的粘附性。另一方面，在第二实施例中，增加第二势皇导体膜(12和22)的密度会提高了第二势皇导体膜(12和22)和主导体膜(MCl和MC2)之间的粘附性。
[0296]第二实施例具有对应于第一实施例的第一势皇导体膜(11和21)和第二势皇导体膜(12和22)的膜，但没有对应于第三势皇导体膜(13和23)的膜。因此，在与第一实施例相比较的第二实施例中，能够容易地减小势皇导体膜BRl和BR2的厚度。通过减小势皇导体膜BRl和BR2的厚度，能够减小布线(Ml和M2)中的势皇导体膜(BRl和BR2)的比率，这导致了布线(Ml和M2)中的主导体膜(MCl和MC2)比率的增加，并由此导致了布线电阻的降低。另外，减小势皇导体膜BRl和BR2的厚度带来了以下优势，由于从中掩埋主导体膜(MCl和MC2)的开口的尺寸变得更大，所以能够更容易地掩埋主导体膜(MCl和MC2)。
[0297]由于在没有对应于第三势皇导体膜(13和23)的膜的第二实施例中，能够将势皇导体膜(BRl和BR2)变薄，所以第二实施例具有降低布线电阻和提高主导体膜(MCl和MC2)填充的优势。
[0298]另一方面，在第一实施例中，布线(Ml和M2)的势皇导体膜(BRl和BR2)不仅具有第一势皇导体膜(11和21)和第二势皇导体膜(12和22)，还具有第三势皇导体膜(13和23)，并且第三势皇导体膜(13和23)夹在主导体膜(MCl和MC2)和第二势皇导体膜(12和22)之间。
[0299]因此，在第一实施例中，邻近于层间绝缘膜(ILl和IL2)的第一势皇导体膜(11和21)和邻近于主要由铜组成的主导体膜(MCl和MC2)的第三势皇导体膜(13和23)，能够分别由不同材料制成。因此，在第一实施例中，能够使用对层间绝缘膜(ILl和IL2)的粘附性极好的材料膜作为第一势皇导体膜(11和21)，以及能够使用对主要由铜组成的主导体膜(MCl和MC2)的粘附性极好的材料膜作为第三势皇导体膜(13和23) ο例如，氮化钽膜对层间绝缘膜(ILl和IL2)的粘附性特别好，以及钽膜对主要由铜组成的主导体膜(MCl和MC2)的粘附性特别好。因此，在第一实施例中，使用氮化钽膜作为第一势皇导体膜(I I和21)和第二势皇导体膜(12和22)，能够进一步提高势皇导体膜(BRl和BR2)和层间绝缘膜(ILl和IL2)之间的粘附性。使用钽膜作为第三势皇导体膜(13和23)，能够进一步提高势皇导体膜(BRl和BR2)和主导体膜(MCl和MC2)之间的粘附性。
[0300]因此，在能够更适当地提高势皇导体膜(BRl和BR2)和层间绝缘膜(ILl和IL2)之间的粘附性和势皇导体膜(BRl和BR2)和主导体膜(MCl和MC2)之间的粘附性这两者方面，第一实施例有优势。
[0301]在第二实施例中，作为第一势皇导体膜(11和21)和第二势皇导体膜(12和22)，最优选的是钽膜。可选择地，可以使用钛(Ti)膜、钌(Ru)膜、妈(W)膜、钴(Co)膜或锰(Mn)膜，或者包含元素(T1、Ru、W、Co和Mn)中的两种或两种以上的合金膜，作为第一势皇导体膜(11和21)和第二势皇导体膜(12和22)。
[0302]当多个布线层形成在半导体衬底SB上并且第一实施例或第二实施例的布线(Ml和M2)应用于它们中的一个或多个时，一个或多个布线层能够获得第一实施例或第二实施例所述的优势。当多个布线层形成在半导体衬底SB上时，优选将第一实施例或第二实施例的布线(Ml和M2)应用于掩埋在包括多孔低k膜的层间绝缘膜中的铜布线。
[0303]在一个半导体器件中，可以以组合的方式布置其中具有第一实施例的布线(Ml和M2)的布线层和其中具有第二实施例的布线(Ml和M2)的布线层。
[0304]当半导体衬底SB具有在其上的多个布线层时，不必将第一实施例或第二实施例的布线(Ml和M2)应用于掩埋在不包括多孔低k膜的层间绝缘膜中的铜布线。例如，可以应用图25的第一研究示例的布线(M101和M102)。
[0305]基于其中的实施例，已经具体描述了本发明人做出的发明。不必说，本发明不限于此或不由此限制，而在不偏离本发明的精神的情况下能够进行各种改变。
【主权项】
1.一种半导体器件，包括: 半导体衬底； 层间绝缘膜，所述层间绝缘膜形成在所述半导体衬底上方；以及 布线，所述布线掩埋在所述层间绝缘膜的布线沟槽中， 其中所述布线包括: 第一势皇导体膜，所述第一势皇导体膜形成在所述布线沟槽的底面和侧壁上方； 第二势皇导体膜，所述第二势皇导体膜形成在所述第一势皇导体膜上方；以及 主导体膜，所述主导体膜形成在所述第二势皇导体膜上方并且具有作为主要成分的铜， 其中所述层间绝缘膜包括多孔低介电常数绝缘膜， 其中所述第一势皇导体膜和所述第二势皇导体膜具有相同的导体材料，以及 其中所述第一势皇导体膜的密度低于所述第二势皇导体膜的密度。2.根据权利要求1所述的半导体器件， 其中所述第二势皇导体膜的厚度大于所述第一势皇导体膜的厚度。3.根据权利要求1所述的半导体器件， 其中所述第一势皇导体膜和所述第二势皇导体膜具有相同的晶体结构。4.根据权利要求1所述的半导体器件， 其中所述布线进一步包括夹在所述第二势皇导体膜和所述主导体膜之间的第三势皇导体膜，以及 其中所述第三势皇导体膜具有与所述第一势皇导体膜和所述第二势皇导体膜的导体材料不同的导体材料。5.根据权利要求4所述的半导体器件， 其中所述第一势皇导体膜和所述第二势皇导体膜各自具有氮化钽膜。6.根据权利要求5所述的半导体器件， 其中所述第三势皇导体膜具有钽膜。7.根据权利要求1所述的半导体器件， 其中所述第一势皇导体膜和所述第二势皇导体膜各自具有钽膜。8.根据权利要求1所述的半导体器件， 其中所述第一势皇导体膜的密度是构成所述第一势皇导体膜的材料的完整晶体的密度的50%至90%。9.根据权利要求8所述的半导体器件， 其中所述第二势皇导体膜的密度大于构成所述第二势皇导体膜的材料的完整晶体的密度的90 %。10.—种制造半导体器件的方法，包括步骤: (a)在半导体衬底上方形成包括多孔低介电常数绝缘膜的层间绝缘膜； (b)在所述层间绝缘膜中形成布线沟槽； (C)在包括所述布线沟槽的底面和侧壁的所述层间绝缘膜上方形成第一势皇导体膜； (d)在所述第一势皇导体膜上方形成第二势皇导体膜； (e)在所述第二势皇导体膜上方形成以铜为主要成分的主导体膜，以随之填充所述布线沟槽;以及 (f)通过移除所述布线沟槽外面的所述主导体膜、所述第二势皇导体膜和所述第一势皇导体膜，并保留所述布线沟槽中的所述主导体膜、所述第二势皇导体膜和所述第一势皇导体膜，来形成掩埋在所述布线沟槽中的布线， 其中所述第一势皇导体膜和所述第二势皇导体膜具有相同的导体材料，以及 其中所述第一势皇导体膜的密度低于所述第二势皇导体膜的密度。11.根据权利要求10所述的制造半导体器件的方法， 其中在步骤(C)中，使用溅射来形成所述第一势皇导体膜，以及 其中在步骤(d)中，使用溅射来形成所述第二势皇导体膜。12.根据权利要求10所述的制造半导体器件的方法， 其中在步骤(c)中，使用ALD来形成所述第一势皇导体膜，以及 其中在步骤(d)中，使用溅射来形成所述第二势皇导体膜。13.根据权利要求10所述的制造半导体器件的方法， 其中所述第二势皇导体膜的厚度大于所述第一势皇导体膜的厚度。14.根据权利要求10所述的制造半导体器件的方法， 其中所述第一势皇导体膜和所述第二势皇导体膜具有相同的晶体结构。15.根据权利要求10所述的制造半导体器件的方法，在步骤(d)之后而在步骤(e)之前，进一步包括步骤: (dl)在所述第二势皇导体膜上方形成第三势皇导体膜， 其中所述第三势皇导体膜具有与所述第一势皇导体膜和所述第二势皇导体膜的导体材料不同的导体材料， 其中在步骤(e)中，在所述第三势皇导体膜上方形成所述主导体膜以填充所述布线沟槽，以及 其中在步骤(f)中，通过移除所述布线沟槽外面的所述主导体膜、所述第三势皇导体膜、所述第二势皇导体膜和所述第一势皇导体膜，并保留所述布线沟槽中的所述主导体膜、所述第三势皇导体膜、所述第二势皇导体膜和所述第一势皇导体膜，来形成掩埋在所述布线沟槽中的所述布线。16.根据权利要求15所述的制造半导体器件的方法， 其中所述第一势皇导体膜和所述第二势皇导体膜各自具有氮化钽膜，以及 其中所述第三势皇导体膜具有钽膜。17.根据权利要求10所述的制造半导体器件的方法， 其中所述第一势皇导体膜和所述第二势皇导体膜各自具有钽膜。18.根据权利要求10所述的制造半导体器件的方法， 其中所述第一势皇导体膜的密度是构成所述第一势皇导体膜的材料的完整晶体的密度的50%至90%。19.根据权利要求18所述的制造半导体器件的方法， 其中所述第二势皇导体膜的密度大于构成所述第二势皇导体膜的材料的完整晶体的密度的90 %。
【文档编号】H01L21/768GK106057729SQ201610236019
【公开日】2016年10月26日
【申请日】2016年4月15日
【发明人】古桥隆寿
【申请人】瑞萨电子株式会社