一种变流器并联运行控制方法和控制系统与流程

本发明涉及工业自动化控制技术领域，更具体地说，涉及一种变流器并联运行控制方法和控制系统。

背景技术：

变流器并联是变流器扩容的主要方式之一。变流器并联运行时对载波的同步性要求很高，载波不同步会导致变流器间出现环流，从而影响到整个并联系统的稳定性和可靠性。

技术实现要素：

有鉴于此，本发明提供一种变流器并联运行控制方法和控制系统，以提高变流器并联运行时载波的同步性。

一种变流器并联运行控制方法，应用于变流器并联运行控制系统，所述变流器并联运行控制系统包括ethercat主站以及与各并联变流器一一对应设置的ethercat从站；所述ethercat从站包括从站控制器和与所述从站控制器相连的微处理器；所述ethercat主站和各ethercat从站连接成总线型网络拓扑结构；

所述变流器并联运行控制方法包括：

各微处理器获取变流器的反馈数据，写入对应的ethercat从站控制器中，由ethercat主站读取；

ethercat主站根据各变流器的反馈数据生成调制波和控制命令，写入各ethercat从站控制器中，由对应的微处理器读取；

各ethercat从站控制器生成同步信号，发送给对应的微处理器；

各微处理器在所述同步信号出现上升沿或下降沿时将自身的时间基准相位寄存器的值加载到自身的时间基准计数器中，所述时间基准计数器从该值开始计数产生三角载波；其中，所述时间基准相位寄存器的值和所述时间基准计数器的周期值的取值，满足加载时刻总是发生在三角载波的底点到来之时或之前；

各微处理器在三角载波的底点和顶点到来时各触发一次epwm中断，在epwm中断时根据所述调制波和控制命令执行相应动作。

可选的，所述时间基准相位寄存器的值＞各微处理器与参考时钟之间的偏差的最大值；

所述时间基准计数器的周期值等于所述同步信号的周期值。

可选的，所述时间基准相位寄存器的值为0；

所述时间基准计数器的周期值与所述同步信号的周期值之差≥各微处理器与参考时钟之间的偏差的最大值。

一种变流器并联运行控制系统，包括ethercat主站以及与各并联变流器一一对应设置的ethercat从站；所述ethercat从站包括从站控制器和与所述从站控制器相连的微处理器；所述ethercat主站和各ethercat从站连接成总线型网络拓扑结构；

所述微处理器用于获取变流器的反馈数据，写入对应的ethercat从站控制器中，由ethercat主站读取；

所述ethercat主站用于根据各变流器的反馈数据生成调制波和控制命令，写入各ethercat从站控制器中，由对应的微处理器读取；

所述ethercat从站控制器用于生成同步信号，发送给对应的微处理器；

所述微处理器还用于在所述同步信号出现上升沿或下降沿时将自身的时间基准相位寄存器的值加载到自身的时间基准计数器中，所述时间基准计数器从该值开始计数产生三角载波；其中，所述时间基准相位寄存器的值和所述时间基准计数器的周期值的取值，满足加载时刻总是发生在三角载波的底点到来之时或之前；

所述微处理器还用于在三角载波的底点和顶点到来时各触发一次epwm中断，在epwm中断时根据所述调制波和控制命令执行相应动作。

可选的，所述时间基准相位寄存器的值＞各微处理器与参考时钟之间的偏差的最大值；

所述时间基准计数器的周期值等于所述同步信号的周期值。

可选的，所述时间基准相位寄存器的值为0；

所述时间基准计数器的周期值与所述同步信号的周期值之差≥各微处理器与参考时钟之间的偏差的最大值。

从上述的技术方案可以看出，本发明基于ethercat网络构建变流器并联运行控制系统，利用ethercat网络的时钟同步功能使得同步信号同步到达各微处理器，实现了载波同步。而且，本发明还通过合理设置各微处理器内时间基准相位寄存器的值和时间基准计数器的周期值，使得同步信号的同步点总是在时间基准计数器递减计数到三角载波的底点之时或之前到达各微处理器，从而避免了连续出现两次epwm中断的时序错乱现象。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例公开的一种变流器并联运行控制方法流程图；

图2为本发明实施例公开的一种变流器并联运行控制系统结构示意图；

图3为三角载波示意图；

图4为理想状态下的三角载波与同步信号时序图；

图5为实际上可能出现的三角载波与同步信号时序图；

图6为本发明实施例公开的一种三角载波与同步信号时序图；

图7为本发明实施例公开的又一种三角载波与同步信号时序图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

参见图1，本发明实施例公开了一种变流器并联运行控制方法，应用于如图2所示的变流器并联运行控制系统。

所述变流器并联运行控制系统的构造简单概括如下：所述变流器并联运行控制系统包括ethercat主站以及与各并联变流器一一对应设置的ethercat从站；所述ethercat从站包括ethercat从站控制器和与所述ethercat从站控制器相连的微处理器；所述ethercat主站和各ethercat从站连接成总线型网络拓扑结构。

下面，从介绍ethercat技术入手，对所述变流器并联运行控制系统的构造进行详细阐述。

ethercat(ethernetforcontrolandautomationtechnology，以太网控制自动化技术)是一种实时工业以太网技术。它具有传输容量大、传输速度快、时钟同步性高、实现成本低、开放性好等特点。

ethercat网络采用主从通讯模式，一个ethercat网络中通常具有一个ethercat主站和若干个ethercat从站。ethercat主站使用标准的以太网控制器。ethercat从站主要包括ethercat从站控制器(例如et1100从站控制器)和微处理器(例如dsp)。在任一ethercat从站中，ethercat从站控制器用于实现ethercat主站与微处理器之间的数据交换；微处理器负责从ethercat从站控制器中读取控制数据，实现设备控制功能，并采样所述设备的反馈数据，写入ethercat从站控制器中，由ethercat主站读取。

本发明实施例公开的变流器并联运行控制系统便是基于ethercat网络构建而成，ethercat从站与并联变流器一一对应设置，ethercat网络中的设备指的就是变流器。

ethercat网络支持多种网络拓扑结构，本发明实施例公开的变流器并联运行控制系统基于总线形网络拓扑结构的ethercat网络构建而成，具体描述如下(为便于下文描述，本申请将各ethercat从站的ethercat从站控制器分别命名为从站控制器1、从站控制器2、……、从站控制器n-1、从站控制器n)：所述总线形网络拓扑结构的ethercat网络，是指ethercat主站的发送端tx连接从站控制器1的接收端rx，从站控制器1的发送端tx连接从站控制器2的接收端rx，……，从站控制器n-1的发送端tx连接从站控制器n的接收端rx，从站控制器n的发送端tx连接ethercat主站的接收端rx，如图2所示。

由于ethercat网络具有时钟同步性高的特点，因此在总线形网络拓扑结构下，本发明实施例公开的变流器并联运行控制系统满足如下特征：ethercat主站在选定从站控制器1的时钟作为参考时钟的情况下，利用时钟同步功能使得ethercat主站时钟以及从站控制器2～n的时钟均与参考时钟保持一致，时钟同步功能考量了ethercat数据帧在各ethercat从站控制器间的传输延迟、各ethercat从站控制器的时钟初始偏移和各ethercat从站控制器时钟源的动态抖动，因而实现了ethercat网络中ethercat主站以及各ethercat从站控制器时钟的全同步。

如图1所示的变流器并联运行控制方法，具体包括：

步骤s01：各微处理器获取变流器的反馈数据，写入对应的ethercat从站控制器中，由ethercat主站读取。

具体的，变流器的反馈数据，指的是采样的变流器运行参数，例如变流器电压电流信号等。

步骤s02：ethercat主站根据各变流器的反馈数据生成调制波和控制命令，写入各ethercat从站控制器中，由对应的微处理器读取。

具体的，变流器并联运行控制系统是由ethercat主站负责完成所有ethercat从站运行所需控制算法计算的任务，再将计算生成的调制波和控制命令通过ethercat数据帧发送给每个ethercat从站，这种集中控制方式实现了调制波的统一，避免了各变流器因调制波不统一造成的环流问题。

步骤s03：各ethercat从站控制器生成同步信号，发送给对应的微处理器。

具体的，同步信号理论上是与载波同步的脉冲信号，同步信号的周期和脉宽设置由ethercat主站在上电初始时写入各ethercat从站控制器，之后各ethercat从站控制器自行产生同步信号，并通过硬件连接和i/o通信传输给对应的微处理器。由于变流器并联运行控制系统能够实现ethercat主站以及各ethercat从站控制器时钟的全同步，因此各ethercat从站控制器自行产生的同步信号能够同步到达各微处理器。

步骤s04：各微处理器在所述同步信号出现上升沿或下降沿时将自身的时间基准相位寄存器的值加载到自身的时间基准计数器中，所述时间基准计数器从该值开始计数产生三角载波；其中，所述时间基准相位寄存器的值和所述时间基准计数器的周期值的取值，满足加载时刻总是发生在三角载波的底点到来之时或之前。

步骤s05：各微处理器在三角载波的底点和顶点到来时各触发一次epwm(enhancedpulsewidthmoducation)中断，在epwm中断时根据所述调制波和控制命令执行相应动作。

具体的，当仅有一个变流器时，不需要进行载波同步，此时微处理器利用自身的时间基准计数器计数形成三角载波，其过程如下：假设时间基准计数器的计数初值为0，则时间基准计数器从0开始先递增计数到三角载波的顶点，形成三角载波的上升沿，再递减计数到三角载波的底点(三角载波的底点为0)，形成三角载波的下降沿，如此循环往复，从而形成三角载波，如图3所示。每次计数到三角载波的底点和顶点时都触发一次epwm中断，微处理器在epwm中断时根据接收到的调制波和控制命令执行相应动作。

当变流器并联时，可以在各微处理器中注入同步信号来实现载波同步，其过程如下：由于同步信号理论上是与三角载波同步的，所以预先将微处理器内的基准相位寄存器的值置0；各微处理器在同步信号出现上升沿或下降沿时(即同步点sync0到来时)，将预先存储在本微处理器内的基准相位寄存器的值加载到本微处理器内的时间基准计数器中，使得时间基准计数器从该值开始计数形成三角载波，如图4所示。由于各ethercat从站控制器自行产生的同步信号能够同步到达各微处理器，所以能够实现载波同步。

但需要说明的是，由于实际上各微处理器具有各自的时钟源，并不一定与ethercat网络的参考时钟绝对一致，且各自之间存在时钟源计数偏差问题，所以同步信号与三角载波之间的同步性上可能是略有偏差的。具体的，对于任一微处理器来说，当基准相位寄存器的值置0时，如果该微处理器的时钟比参考时钟要快，则会出现同步点sync0到来时该微处理器的时间基准计数器已经递减计数到底点并开始了递增计数，但却又会被同步信号强制下拉到底点重新计数，从而连续出现两次epwm中断，这是不允许的，如图5所示。

为避免出现如图5所示工况，需保证同步点sync0总是在时间基准计数器递减计数到三角载波的底点之时或之前到达，而这取决时间基准相位寄存器的值和时间基准计数器的周期值的取值。下面给出两种取值方式：

方式1：对于每一个微处理器，可以设置所述时间基准相位寄存器的值δt＞各微处理器与参考时钟之间的偏差的最大值δx，并且时间基准计数器的周期值等于同步信号的周期值t。

具体的，假设某微处理器与参考时钟之间的偏差为δz，δz≤δx，则该微处理器的时间基准计数器在同步点sync0到来时以δt开始计数，按照先递减计数到三角载波的底点再递增计数到三角载波的顶点的方式循环计数形成三角载波，时间基准计数器完成一周期计数时也就是下一次同步点sync0到来时将刚好递减计数到δt-δz，此时计数值会从δt-δz被同步信号强制拉高到δt，又开始新一周期的计数，如图6所示，不存在连续出现两次epwm中断。

方式2：对于每一个微处理器，可以设置所述时间基准相位寄存器的值为0，并且所述时间基准计数器的周期值t+t'与所述同步信号的周期值t之差≥各微处理器与参考时钟之间的偏差的最大值。

具体的，假设某微处理器与参考时钟之间的偏差为δz，则该微处理器的时间基准计数器在同步点sync0到来时以0开始计数，按照先递增计数到三角载波的顶点再递减计数到三角载波的底点的方式循环计数形成三角载波，下一次同步点sync0到来时刚好递减计数到t'-δz，此时计数值会从t'-δz被同步信号强制拉低到0，又开始新一周期的计数，如图7所示，不存在连续出现两次epwm中断。

由以上描述可知，本发明实施例基于ethercat网络构建变流器并联运行控制系统，利用ethercat网络的时钟同步功能使得同步信号同步到达各微处理器，从而实现了载波同步。而且，本发明实施例还通过合理设置各微处理器中时间基准相位寄存器的值和时间基准计数器的周期值，使得同步信号的同步点总是在时间基准计数器递减计数到三角载波的底点之时或之前到达各微处理器，从而避免了连续出现两次epwm中断。

与上述方法实施例相对应的，本发明实施例还公开了一种变流器并联运行控制系统，具体描述如下：

如图2所示，所述变流器并联运行控制系统包括ethercat主站以及与各并联变流器一一对应设置的ethercat从站；所述ethercat从站包括从站控制器和与所述从站控制器相连的微处理器；所述ethercat主站和各ethercat从站连接成总线型网络拓扑结构；

所述微处理器用于获取变流器的反馈数据，写入对应的ethercat从站控制器中，由ethercat主站读取；

所述ethercat主站用于根据各变流器的反馈数据生成调制波和控制命令，写入各ethercat从站控制器中，由对应的微处理器读取；

所述ethercat从站控制器用于生成同步信号，发送给对应的微处理器；

所述微处理器还用于在所述同步信号出现上升沿或下降沿时将自身的时间基准相位寄存器的值加载到自身的时间基准计数器中，所述时间基准计数器从该值开始计数产生三角载波；其中，所述时间基准相位寄存器的值和所述时间基准计数器的周期值的取值，满足加载时刻总是发生在三角载波的底点到来之时或之前；

所述微处理器还用于在三角载波的底点和顶点到来时各触发一次epwm中断，在epwm中断时根据所述调制波和控制命令执行相应动作。

可选的，所述时间基准相位寄存器的值＞各微处理器与参考时钟之间的偏差的最大值；并且，所述时间基准计数器的周期值等于所述同步信号的周期值。

可选的，所述时间基准相位寄存器的值为0；并且，所述时间基准计数器的周期值与所述同步信号的周期值之差≥各微处理器与参考时钟之间的偏差的最大值。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明实施例的精神或范围的情况下，在其它实施例中实现。因此，本发明实施例将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。