静电放电保护电路的制作方法

本发明是有关于一种静电放电保护电路，特别是指一种能够快速导通的静电放电保护电路。

背景技术：

当两个带电的物体彼此相接触，或者经由短路路径连接时，其中一个物体上的电荷便会流至另一个物体，也就是产生静电放电。静电放电可以在短时间内产生巨大的电流，并且可能造成集成电路的损坏。在封装集成电路时可能会接触到的人体和机台，以及测试集成电路的仪器都是常见的带电物体，因此一旦带电物体与电路接触并经由电路放电，就可能会造成无法回复的损害。因此，静电放电保护电路常被用来提供低阻抗路径给巨大的静电放电电流通过，以保护集成电路不被烧毁。

此外，在有些情况下，静电放电保护装置可能会和所欲保护的电路以相同的低压制程来制作。因此，为了能够承受所欲保护的电路在正常操作下所需的高操作电压，静电放电保护电路所提供的放电路径通常会包括一个以上的晶体管，以避免内部的晶体管崩溃。然而，晶体管的迭接(cascode)结构常会导致不同晶体管所接收到的导通电压并非均匀分布，使得放电的能力及保护的效率降低。此外，由于放电路径有部分是透过迭接结构中所寄生的双极性接面晶体管来提供，因此静电放电保护电路的导通速度较慢。再者，如果放电路径上的晶体管导通速度不够快，放电电流就可能会在晶体管被导通之前，流进所欲保护的电路中，使得所欲保护的电路受到损害。

技术实现要素：

本发明的一实施例提供一种静电放电保护(electrostaticdischarge，esd)电路。静电放电保护电路包括静电放电晶体管、至少一电压缓减晶体管、控制电路及分压电路。

静电放电晶体管耦接于参考电压端，而参考电压端提供参考电压至所欲保护的电路。至少一电压缓减晶体管耦接于电压输入端及静电放电晶体管之间，而电压输入端提供输入电压至所欲保护的电路。

控制电路在正常操作期间截止静电放电晶体管，并在正电静电放电震击(positiveesdzapping)期间导通静电放电晶体管。分压电路根据电压输入端所提供的输入电压产生至少一分压以在正常操作期间及正电静电放电震击期间导通至少一电压缓减晶体管。

附图说明

图1是本发明一实施例的静电放电保护电路的示意图。

图2是本发明另一实施例的静电放电保护电路的示意图。

图3是本发明另一实施例的静电放电保护电路的示意图。

图4是本发明另一实施例的静电放电保护电路的示意图。

其中，附图标记说明如下：

100、200、300、400静电放电保护电路

110静电放电晶体管

120、220a、220b、420a、420b电压缓减晶体管

130、330控制电路

140、240、340、440分压电路

142、242a、242b二极管

c1第一电容

c2第二电容

n1第一参考电压节点

n2第二参考电压节点

v1输入电压

v0参考电压

vd1第一分压

vd2第二分压

rt瞬态电阻

pad1参考电压端

pad2电压输入端

ckt1电路

r1第一电阻

r2第二电阻

r3第三电阻

具体实施方式

图1是本发明一实施例的静电放电保护电路100的示意图。静电放电保护电路100包括静电放电晶体管110、电压缓减晶体管120、控制电路130及分压电路140。

静电放电晶体管110耦接于参考电压端pad1，参考电压端pad1可提供电路ckt1所需的参考电压v0，在此实施例中，电路ckt1为静电放电保护电路100所欲保护的电路。电压缓减晶体管120耦接于电压输入端pad2及静电放电晶体管110之间，而电压输入端pad2可提供电路ckt1所需的输入电压v1。在有些实施例中，电压输入端pad2所提供的输入电压v1可以是电路ckt1所需的高操作电压，而参考电压端pad1所提供的参考电压v0可以是电路ckt1中的接地电压。

在有些实施例中，为了降低电能损耗及降低制作成本，电路ckt1可能会利用低压制程来制作，举例来说，电路ckt1中组件的正常操作电压可能是1.8v。在此情况下。为了简化制程，静电放电保护电路100也可能会利用相同的低压制程来制作。然而。在有些应用中，电路ckt1仍然可能需要利用较高的电压，例如高达6v的电压，来执行特定的操作，例如非挥发性内存的写入操作。在此情况下。输入电压v1就可能会高过静电放电晶体管110的崩溃电压。

为了避免静电放电晶体管110崩溃，分压电路140便可根据输入电压v1提供第一分压vd1来控制电压缓减晶体管120。第一分压vd1可以是低于输入电压v1，且高于参考电压v0的一个中介电压，并且可以在正常操作期间，让电压缓减晶体管120保持导通。因此，电压缓减晶体管120及静电放电晶体管110的跨压就能够保持在安全范围内。

此外，为了避免静电放电保护电路100在正常操作期间产生漏电流，控制电路130可以在正常操作期间将静电放电晶体管110截止。然而，当在正电静电放电震击(positiveesdzapping)期间，也就是当输入电压v1因为静电放电而急遽提高时，控制电路130则会将静电放电晶体管110导通。由于电压缓减晶体管120在正常操作期间及正电静电放电震击期间都维持在导通状态，因此在正电静电放电震击期间，静电放电保护电路100可以透过导通静电放电晶体管110而立即提供放电路径。

在图1中，分压电路140包括第一参考电压节点n1及第一组二极管142。第一参考电压节点n1可耦接于电压缓减晶体管120的控制端，并可提供第一分压vd1。第一组二极管142可串联在电压输入端pad2及第一参考电压节点n1之间。也就是说，分压电路140可以通过第一参考电压节点n1提供第一分压vd1。举例来说，在图1中，第一组二极管142可皆以顺向偏压的方式连接，因此每一个二极管142都可提供0.7v的压差，也就是常见二极管的顺向偏压。如此一来，透过适当地选择第一组二极管142中二极管的数量，就能够对应地调整第一分压vd1的数值。举例来说，输入电压v1可为6v，而分压电路140可包括四个二极管142，因此可在输入电压v1及第一分压vd1之间产生2.8v的压差。在此情况下，第一分压vd1即为3.2v，而电压缓减晶体管120则可在正常操作下被导通。

此外，在图1中，分压电路140还可包括与第一组二极管142并联的第一电容c1。在此情况下，当输入电压v1在正电静电放电震击期间被急遽拉升时，第一电容c1将有助于快速提升第一分压vd1的电位。然而，在有些实施例中，如果第一组二极管142中的寄生电容甚小，而第一分压vd1可以随着输入电压v1变化的速度够快，则第一电容c1也并非必要。在此情况下，第一电容c1可根据系统的需求而省略。

控制电路130包括第二电容c2及瞬态电阻(transientresistor)rt。第二电容c2具有第一端及第二端，第二电容c2的第一端耦接于第一参考电压节点n1，而第二电容c2的第二端耦接于静电放电晶体管110的控制端。在图1中，第二电容c2可以由金氧半晶体管实作。在此情况下，第二电容c2的第二端可以是晶体管的闸极。瞬态电阻rt可耦接于第二电容c2的第二端及参考电压端pad1之间。

在正常操作期间，第二电容c2可以视为开路，因此第二电容c2的第二端的电压会通过瞬态电阻rt被下拉至参考电压v0，使得静电放电晶体管110被截止。

然而，在正电静电放电震击期间，输入电压v1会在短时间内被急遽地拉升。在此情况下，第二电容c2可视为短路，因此第二电容c2的第二端的端电压会被拉升，使得静电放电晶体管110被导通。由于电压缓减晶体管120及静电放电晶体管110都会在正电静电放电震击期间被导通，因此静电放电保护电路100就能够对应地提供放电路径。此外，透过适当地选择瞬态电阻rt及第二电容c2，就可以将静电放电晶体管110的导通速度及维持导通的时间调整至所需的数值。

在有些实施例中，透过选择电压缓减晶体管120及静电放电晶体管110的通道宽度就能够调整静电放电保护电路100的持有电压(holdingvoltage)。举例来说，根据系统的需求，可以将电压缓减晶体管120及静电放电晶体管110的通道宽度加长，以降低持有电压。

除了透过导通电压缓减晶体管120及静电放电晶体管110来提供放电路径之外，静电放电保护电路100还可能在正电静电放电震击期间，透过电压缓减晶体管120及静电放电晶体管110中所寄生的双极性接面晶体管来提供放电路径，使得静电放电保护电路100的放电能力更加提升。

在图1中，电压缓减晶体管120及静电放电晶体管110皆为n型晶体管，且电压缓减晶体管120的基体端及静电放电晶体管110的基体端都可耦接到参考电压端pad1。因此，在负电静电放电震击期间，当输入电压v1被急遽拉低而低于参考电压v0时，静电放电电流将会自参考电压端pad1流经静电放电晶体管110的基体端及电压缓减晶体管120的基体端再流至电压输入端pad2。如此一来，静电放电保护电路100也能够纾解负电静电放电震击的状态。

在有些实施例中，如果输入电压v1甚高于电压缓减晶体管120及静电放电晶体管110的崩溃电压，则静电放电保护电路100还可包括更多的电压缓减晶体管来缓减晶体管所承受的跨压。

图2是本发明另一实施例的静电放电保护电路200的示意图。静电放电保护电路100及200具有相似的结构并且可以根据相似的原理来操作。然而，静电放电保护电路200包括两个电压缓减晶体管220a及220b。此外，分压电路240包括两个参考电压节点n1及n2，以及两组二极管242a及242b。

第一组二极管242a可以透过第一参考电压节点n1提供第一分压vd1。第二参考电压节点n2可耦接至第二电压缓减晶体管220b的控制端，并可提供第二分压vd2。第二组二极管242b可串联在第一参考电压节点n1及第二参考电压节点n2之间。

由于静电放电保护电路200比静电放电保护电路100包括更多数量的电压缓减晶体管，因此静电放电保护电路200能够承受更高的输入电压。也就是说，静电放电保护电路可以根据系统的需求包括一个以上的电压缓减晶体管。

图3为本发明另一实施例的静电放电保护电路300。静电放电保护电路300包括静电放电晶体管110、电压缓减晶体管120、控制电路330及分压电路340。静电放电保护电路100及300具有相似的结构并且可以根据相似的原理来操作，然而，分压电路340可由电阻来实作。

在图3，分压电路340包括第一参考电压节点n1、第一电阻r1及第二电阻r2。

第一参考电压节点n1是耦接至电压缓减晶体管120的控制端，并且可以提供第一分压vd1。第一电阻r1可耦接在电压输入端pad2及第一参考电压节点n1之间。第二电阻r2可耦接在第一参考电压节点n1及参考电压端pad1之间。也就是说，在静电放电保护电路300中，分压电路340可以透过第一电阻r1及第二电阻r2来提供第一分压vd1。因此透过适当选择第一电阻r1及第二电阻r2的阻值比例，就能够产生出所需的分压vd1。然而，在有些实施例中，第一电阻r1及r2可以选择阻值较高的电阻来实作，以减少漏电流产生。

此外，控制电路330可包括第一电容c1、第二电容c2及瞬态电阻rt。第一电容c1具有第一端及第二端，且第一电容c1的第一端耦接于电压输入端pad2。第二电容c2具有第一端及第二端，第二电容c2的第一端耦接于第一电容c1的第二端，而第二电容c2的第二端耦接于静电放电晶体管110的控制端。瞬态电阻rt可耦接在第二电容c2的第二端及参考电压端pad1之间。在此情况下，控制电路330便可以在正常操作期间截止静电放电晶体管110，并且可以在正电静电放电震击期间导通静电放电晶体管110。

在图3中，为了简化制程，第一电容c1及第二电容c2可以是金氧半电容。由于金氧半电容的耐压与闸极厚度有关，因此可以透过串联第一电容c1及第二电容c2来增加承受耐压的能力。然而，在有些实施例中，如果第一电容c1是由其他种类的电容来实作而可以承受较高的耐压，则可将第二电容c2省略。

图4为本发明另一实施例的静电放电保护电路400。静电放电保护电路300及400具有相似的结构并且可以根据相似的原理来操作。然而静电放电保护电路400可包括两个电压缓减晶体管420a及420b。此外，分压电路440可包括两个参考电压节点n1及n2，并可包括三个电阻r1、r2及r3。

第二参考电压节点n2可耦接至第二电压缓减晶体管420b的控制端，并可提供第二分压vd2。第三电阻r3可耦接在第二参考电压节点n2及参考电压端pad1之间。

由于静电放电保护电路400比静电放电保护电路300包括更多的电压缓减晶体管，因此静电放电保护电路400能够承受较高的输入电压。也就是说，根据系统的需求，静电放电保护电路可以包括一个以上的电压缓减晶体管。

综上所述，本发明的实施例所提供的静电放电保护电路可以在正电静电放电震击期间，透过实时导通静电放电晶体管来提供放电路径，并且可以透过至少一个电压缓减晶体管来减少每个晶体管所承受的跨压，以确保内部晶体管操作在安全的电压范围内。也就是说，在现有技术中，由于跨压并未平均分配的问题可以获得缓解，使得静电放电路径的导通速度能够提高，同时也增加了电路的可靠性。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包括在本发明的保护范围之内。