况下，保护同步整流M0S管的目的，提高了电源的可靠性。
[0168]如图3所示，本发明的第二实施例的防止电流反灌的装置中，所述第二原边电路包括:第十M0S晶体管VT31、第i^一 M0S晶体管VT32、第六电容C31及第七电容C32 ；
[0169]其中所述第十M0S晶体管VT31、所述第i^一 M0S晶体管VT32、所述第六电容C31及所述第七电容C32构成半桥拓扑结构，所述第十M0S晶体管VT31的栅极与外界的驱动芯片的一端子连接，所述第十一 M0S晶体管VT32的栅极与外界的驱动芯片的另一端子连接；
[0170]所述第六电容C31 —端和所述第七电容C32的一端连接，且所述第六电容C31 —端还连接于第二变压器T31的第二原边的一端，所述第六电容C31的另一端连接于所述电源输入电压的正极，所述第七电容C32的另一端连接于所述电源输入电压的负极；
[0171]所述第十MOS晶体管VT31的漏极连接于所述第六电容C31 —端，所述第十M0S晶体管VT31的源极连接于所述第i^一 M0S晶体管VT32的漏极，所述第i^一 M0S晶体管VT32的漏极还连接于所述第二变压器T31的第二原边的另一端，所述第十一 M0S晶体管VT32的源极连接于所述第七电容C32的另一端；
[0172]所述第二副边电路包括:第十二 M0S晶体管VT33、第十三M0S晶体管VT34、第八电容C33，第十二电阻R31及第二电感L31 ；
[0173]其中，所述第十三M0S晶体管VT34的栅极连接于所述驱动器的所述第一驱动端DRIVE1或者所述第二驱动端DRIVE2择一驱动信号输出端连接；
[0174]所述第十二 M0S晶体管VT33的栅极连接于所述驱动器的另一驱动信号输出端；
[0175]所述第十二M0S晶体管VT33的源极连接于所述第十三M0S晶体管VT34的源极上，所述第十二 M0S晶体管VT33的漏极连接于第二变压器T31的第二副边的一端；
[0176]所述第十三M0S晶体管VT34的漏极连接于所述第二变压器T31的第二副边的另一端，所述第十三M0S晶体管VT34的源极连接于所述第八电容C33 —端，所述第八电容C33一端还连接于所述第十二电阻R31 —端，在所述第十二电阻R31的两端输出电压；
[0177]所述第十二电阻R31和所述第八电容C33并联，所述第八电容C33的另一端和所述第十二电阻R31的另一端连接于所述第二电感L31的一端；
[0178]所述第二电感L31的另一端连接于所述第二变压器T31的第二副边上。
[0179]与第一实施例的区别是:第二实施例应用于原边为半桥拓扑结构副边采用全波同步整流的隔离电源中，工作过程和第一实施例的工作过程类似。
[0180]如图4所示，本发明的第三实施例的防止电流反灌的装置中，所述第二原边电路包括:
[0181]第十四M0S晶体管VT41、第十五M0S晶体管VT42、第九电容C41及第十电容C42 ；
[0182]其中，所述第十四M0S晶体管VT41、所述第十五M0S晶体管VT42、所述第九电容C41及所述第十电容C42构成有源钳位拓扑结构，所述第十四M0S晶体管VT41的栅极与外界的驱动芯片的一端子连接，所述第十五M0S晶体管VT42的栅极与外界的驱动芯片的另一端子连接；
[0183]所述第九电容C41的一端连接于所述电源输入电压的正极，且连接于第三变压器T41的第二原边的一端；
[0184]所述第九电容C41另一端连接于所述电源输入电压的负极；
[0185]所述第九电容C41的另一端还连接于所述第十四M0S晶体管VT41的源极；
[0186]所述第十四M0S晶体管VT41的漏极连接于所述第十电容C42的一端，所述第十电容C42的另一端连接于所述第三变压器T41的第二原边的另一端；
[0187]所述第十五M0S晶体管VT42的漏极也连接于所述第三变压器T41的第二原边的另一端;
[0188]所述第十五M0S晶体管VT42的源极还连接于所述第十四M0S晶体管VT41的源极上;
[0189]所述第二副边电路包括:第十六M0S晶体管VT43、第十七M0S晶体管VT44、第i^一电容C43，第十三电阻R41及第三电感L41 ；
[0190]所述第十六M0S晶体管VT43的栅极连接于所述驱动器的所述驱动信号输出端的所述第一驱动端DRIVE1或者所述第二驱动端DRIVE2择一驱动信号输出端连接；
[0191]所述第十七M0S晶体管VT44的栅极连接于所述驱动器的另一驱动信号输出端；
[0192]所述第十六M0S晶体管VT43的源极连接于所述第三变压器T41的第二副边的一端，所述第十六M0S晶体管VT43的漏极连接于所述第三电感L41的一端；
[0193]所述第三电感L41的另一端和所述第十三电阻R41的一端相连接，所述第十三电阻R41和所述第十一电容C43并联，所述第十三电阻R41 —端还与所述第十一电容C43的一端连接，所述第十三电阻R41的另一端还与所述第十一电容C43的另一端连接，且所述第十一电容C43的另一端连接于所述第十七M0S晶体管VT44的源极上，所述第十三电阻R41的两端输出电压；
[0194]所述第十七M0S晶体管VT44的源极连接于所述第三变压器T41的第二副边的另一端，所述第十七M0S晶体管VT44的漏极也连接于所述第三电感L41的一端。
[0195]与第一实施例的区别是:第三实施例应用于原边为有源钳位拓扑副边采用同步整流的隔离电源中。
[0196]如图5所示，本发明的第四实施例的防止电流反灌的装置中，所述第二原边电路包括:第十八M0S晶体管VT51、第十九M0S晶体管VT52、第十二电容C51及第十三电容C52 ；
[0197]其中，所述第十八M0S晶体管VT51、所述第十九M0S晶体管VT52、所述第十二电容C51及所述第十三电容C52构成有源钳位电路，所述第十八M0S晶体管VT51的栅极与外界的驱动芯片的一端子连接，所述第十九M0S晶体管VT52的栅极与外界的驱动芯片的另一端子连接；
[0198]所述第十二电容C51 —端连接于所述电源输入电压的正极；
[0199]所述第十二电容C51的另一端连接于所述电源输入电压的负极；
[0200]所述第十三电容C52的一端连接于所述第十二电容C51的一端，且所述第十三电容C52的一端还连接于第四变压器T51的第二原边的一端；
[0201]所述第十三电容C52的另一端连接于所述第十八M0S晶体管VT51的漏极；
[0202]所述第十八M0S晶体管VT51的源极连接于第四变压器T51的第二原边的另一端；
[0203]所述第十八M0S晶体管(VT51)的源极还连接所述第十九M0S晶体管VT52的漏极；
[0204]所述第十九M0S晶体管VT52的源极连接于所述第十二电容C51另一端上；
[0205]所述第二副边电路包括:第二十M0S晶体管VT53、第二i^一 M0S晶体管VT54、第十四电容C53、第十四电阻R51及第四电感L51 ；
[0206]所述第二十M0S晶体管VT53的栅极连接于所述驱动器的所述驱动信号输出端的所述第一驱动端DRIVE1或者所述第二驱动端DRIVE2择一驱动信号输出端连接；
[0207]所述第二十一 M0S晶体管VT54的栅极连接于所述驱动器的另一驱动信号输出端;
[0208]所述第二十M0S晶体管VT53的源极连接于所述第四变压器T51的第二副边的一端，所述第二十M0S晶体管VT53的漏极连接于所述第四电感L51的一端；
[0209]所述第四电感L51的一端的另一端和所述第十四电阻R51—端相连接，所述第十四电阻R51和所述第十四电容C53并联，所述第十四电阻R51 —端还与所述第十四电容C53的一端连接，所述第十四电阻R51的另一端还与所述第十四电容C53的另一端连接，且所述第十四电容C53的另一端连接于所述第二十一 MOS晶体管VT54的源极上，所述第十四电阻R51的两端输出电压；
[0210]所述第二十一 M0S晶体管VT54的源极连接于所述第四变压器T51的第二副边的另一端，所述第二十一 M0S晶体管VT54的漏极也连接于所述第四电感L51的一端。
[0211]与第三实施例电路原理图的区别是:第四实施例钳位电容为flyback钳位，而第三实施例钳位电容为boost钳位，两者原边皆为有源钳位拓扑，副边电路皆为同步整流。
[0212]如图6所示，本发明的第五实施例的防止电流反灌的装置中，所述隔离电源电路5的第二原边电路和第二副边电路；
[0213]所述第二原边电路包括:第二十二 M0S晶体管VT61、第二十三M0S晶体管VT62、第十五电容C61及第十六电容C62 ；
[0214]其中所述第二十二 M0S晶体管VT61、所述第二十三M0S晶体管VT62、所述第十五电容C61及所述第十六电容C62构成半桥拓扑结构，所述第二十二 M0S晶体管VT61的栅极与外界的驱动芯片的一端子连接，所述第二十三M0S晶体管VT62的栅极与外界的驱动芯片的另一端子连接；
[0215]所述第十五电容C61连接于所述电源输入电压的正极，所述第十五电容C61另一端连接于第五变压器T61的第二原边的一端，且所述第十五电容C61的另一端和所述第十六电容C62的一端连接，所述第十六电容C62的另一端连接于所述电源输入电压的负极；
[0216]所述第二十二M0S晶体管VT61的漏极连接于所述第十五电容C61的一端，所述第二十二M0S晶体管VT61的源极连接于所述第二十三M0S晶体管VT62的漏极，所述第二十三M0S晶体管VT62的漏极还连接于所述第五变压器T61的第二原边的另一端，所述第二十三M0S晶体管VT62的源极连接于所述第十六电容C62的另一端；
[0217]所述第二副边电路包括:第二十四M0S晶体管VT63、第二十五M0S晶体管VT64、第二十六M0S晶体管VT65、第二十七M0S晶体管VT66、第十五电阻R61、第五电感L61及第十七电容C63 ；
[0218]其中所述第二十四M0S晶体管VT63、所述第二十五M0S晶体管VT64、所述第二十六M0S晶体管VT65及所述第二十七M0S晶体管VT66构成全桥拓扑结构，所述第二十四M0S晶体管VT63的栅极和所述第二十七M0S晶体管VT66的栅极与所述驱动器的所述第一驱动端DRIVE1或者所述第二驱动端DRIVE2择一驱动信号输出端连接；所述第二十六M0S晶体管VT65的栅极及所述第二十五M0S晶体管VT64的栅极与所述驱动器的另一驱动信号输出端连接；
[0219]所述第二十五M0S晶体管VT64的漏极连接于所述第二十四M0S晶体管VT63的源极上；
[0220]所述第二十四M0S晶体管VT63的漏极连接于所述第二十六M0S晶体管VT65的漏极，所述第二十六M0S晶体管VT65的漏极还连接于所述第五电感L61的一端上；