专利名称：化合物半导体开关电路装置的制作方法
技术领域：
本发明涉及化合物半导体开关电路装置，特别是涉及抑制高频信号的泄漏，防止失真特性恶化的化合物半导体开关电路装置。
背景技术：
在要求大功率的化合物半导体开关电路装置中，采用多级连接有FET的开关元件(例如参照专利文献1)。
图18中，作为现有的化合物半导体芯片之一例，表示由多级连接有FET的两个开关元件构成的开关MMIC。
在化合物半导体衬底上配置两个构成第一及第二开关元件SW1、SW2的FET组。各FET组为将三个FET串联连接的结构。在构成各FET组的六个栅极电极上分别连接有第一控制电阻CR1、第二控制电阻CR2。另外，在衬底的周边设有与公共输入端子IN和输出端子OUT1及OUT2连接的电极焊盘I、O1、O2、和分别与控制端子Ctl1及Ctl2连接的两个电极焊盘C1、C2。
虚线所示的第二层金属层的布线是形成各FET的栅极电极的栅极金属层220，实线所示的第三层金属层的布线是进行各元件的连接及焊盘的形成的布线金属层230。第一层金属层、即在衬底上进行欧姆接触的欧姆金属层是形成各FET的源极电极、漏极电极等的金属层，图18中由于与布线金属层重叠而未作图示。
第一开关元件SW1的FET1-1是将从上侧延伸的梳状的三个布线金属层230与公共输入端子焊盘I连接的源极电极215(或漏极电极)，在其之下设置由欧姆金属层形成的源极电极(或漏极电极)。各源极电极215利用布线金属层230的源极布线231而分别连接。
另外，从下侧延伸的梳齿状的三个布线金属层230是FET1-1的漏极电极216(或源极电极)，在其之下设置由欧姆金属层形成的漏极电极(或源极电极)。各漏极电极216利用布线金属层230的漏极布线232分别连接。
源极电极215及漏极电极216配置成梳齿啮合的形状，在其间梳齿状地配置有五个由栅极金属层220形成的栅极电极217。各栅极电极217在由点划线所示的动作区域300外利用栅极布线221分别连接。
专利文献1专利公开2004-254086(图4)在上述开关MMIC中，在源极电极和漏极电极接近的位置，在它们之间产生高频模拟信号(以下称作高频信号)的泄漏，由于该原因而存在电气特性恶化的问题。
具体地说，在以第一开关元件SW1为接通侧的开关元件时，高频信号如箭头所示，从公共输入端子焊盘I通过各FET的沟道层，向第一输出端子焊盘O1传输。
在成为断开侧开关元件的第二开关元件SW2中，在由双点划线包围的X区域，由于非常靠近公共输入端子焊盘I，故暴露于高功率的高频信号中。但是，在X区域不产生高频信号的泄漏，在接通侧的公共输入端子IN-第一输出端子OUT1间的信号路径中，输出信号的线性特性能够确保同设计值一样。
但是，发现在使多级连接有FET的大功率开关电路装置的源极电极及漏极电极相邻并直接相对的位置，在FET的沟道层外产生高频信号的泄漏。
即，在使源极电极-漏极电极相邻并直接相对的实线Y区域，在源极电极-漏极电极间(具体地说，在源极电极215-漏极布线232间、及源极布线231-漏极电极216间)产生高频信号的泄漏。因此，输出信号的失真电平(歪みレベル)不能确保同设计值一样，存在高谐波电平过高的问题。
图19是图18所示的现有的开关MMIC的其它图案。在图18的开关MMIC中，栅极布线221相对栅极电极217的梳齿配置于公共输入端子焊盘I侧，栅极电极217的梳齿的前端配置于第一输出端子焊盘O1及第二输出端子焊盘O2侧。
另一方面，在图19的开关MMIC中，栅极布线221相对栅极电极217的梳齿配置于第一输出端子焊盘O1、第二输出端子焊盘O2侧，栅极电极217的梳齿的前端配置于公共输入端子焊盘I侧。其它构成要素由于相同，故省略说明。
在图19的图案中，在第二开关元件SW2处于断开侧的情况下，尽管最靠近公共输入端子焊盘I的X’区域暴露于高功率的高频信号中，但源极电极-漏极电极也相邻并直接相对。因此判断在X’区域产生大的高频信号的泄漏。具体地说，在接通侧的公共输入端子IN-第一输出端子OUT1间的信号路径中，仅能够确保Pin0.1dB比设计低数dB的值。而且，在Y区域也存在在源极电极-漏极电极间产生高频信号的泄漏，失真特性也不良的问题。
发明内容
本发明是鉴于上述诸多问题而构成的，其通过如下的开关电路装置而得到解决，即，在化合物半导体衬底上集成开关元件，将第一RF端口和第二RF端口与控制端子连接，所述开关元件具有FET，其由源极电极、栅极电极及漏极电极构成；源极布线电极，其与所述源极电极重叠一部分，并且与该源极电极及其它源极电极连接；漏极布线电极，其与所述漏极电极重叠一部分，并且与该漏极电极及其它漏极电极连接；栅极布线电极，其含有所述栅极电极，在所述第一RF端口及所述第二RF端口间的高频模拟信号的传输路径中，在近接的所述源极布线电极和所述漏极布线电极间配置沿与所述栅极电极不同的方向延伸的所述栅极布线电极的一部分。
根据本发明，可得到以下的效果。
第一，将栅极布线电极的一部分配置于相邻配置的源极布线电极-漏极布线电极间。
由此，在源极布线电极-漏极布线电极间(源极电极-漏极布线间及漏极电极-源极布线间)，可利用栅极布线电极(栅极电极、栅极布线及连结部或折曲部)阻断经由衬底流动的高频电流。即，在开关MMIC中，第一层及第二层源极电极-漏极电极间的现有的高频信号的漏泄路径可全部由栅极布线电极阻断。
在断开侧FET上，栅极布线电极作为高频信号为GND电位。因此，在断开侧FET的现有的高频信号的全部漏泄路径中，在源极电极和漏极电极的电位之间配置有GND电位。即，源极电极及漏极电极间的直接的高频信号的电场，由于在源极电极及漏极电极间作为高频信号配置GND电位的栅极布线电极，因而大幅度减弱，可防止源极电极-漏极电极间的高频信号的泄漏。由此，可充分降低三次高谐波电平。
第二，通过将栅极电极的图案形成为梯形，栅极电极的相位作为FET整体而一致。因此，在断开侧的FET上，经由栅极电极下的耗尽层泄漏的高频信号的相位也作为FET整体而一致，可大幅度改善二次高谐波电平。
第三，通过使栅极电极的图案形成为梯形或梳状，与弯曲形状的栅极电极相比，可提高静电击穿电压。
第四，在栅极布线电极和源极布线电极、及栅极布线电极和漏极布线电极的交叉部，在栅极布线电极上配置氮化膜及聚酰亚胺，在其之上使源极布线电极或漏极布线电极延伸。由此，即使栅极电极的图案为梯形或梳状，交叉部的寄生电容也充分减小，不会产生高频信号的泄漏。因此，可进一步降低二次高谐波电平。
第五，聚酰亚胺即使在现有的结构中，为了防止短路而也设置在其它金属层的交叉位置。即，可不附加特别的工序，而仅通过改变聚酰亚胺形成的图案而谋求寄生电容的降低。另外，可不改变现有的开关MMIC的栅极布线、布线金属层的图案而进行实施。因此，可维持芯片面积，实现寄生电容的降低。
第六，在交叉部，在栅极布线电极上配置氮化膜及中空部，在其之上使源极布线电极或漏极布线电极延伸。由此，即使栅极电极的图案为梯形或梳状，交叉部的寄生电容也充分减小，不会产生高频信号的泄漏。因此，可进一步降低二次高谐波电平。
第七，中空部即使在现有结构中，为了防止短路而也设置在其它金属层的交叉位置。即，可不附加特别的工序，而仅通过改变中空部形成的图案而谋求寄生电容的降低。另外，可不改变现有的开关MMIC的栅极布线、布线金属层的图案而进行实施。因此，可维持芯片面积并实现寄生电容的降低。
第八，根据本实施例，由于可使二次高谐波、三次高谐波双方降低，故可得到同设计一样的失真特性。在开关MMIC中，当不降低二次高谐波和三次高谐波双方时，不能那共得到规定的失真特性。即，在使二次高谐波和三次高谐波的任一个降低的对策中，不能得到规定的失真特性。在开关MMIC中，如本实施例所示，将该两个对策组合对失真特性的改善是非常有效的。
图1是用于说明本发明第一实施例的电路图；图2是用于说明本发明第一实施例的平面图；图3(A)是用于说明本发明第一实施例的平面图，(B)是剖面图；
图4(A)、(B)是用于说明本发明第一实施例的剖面图；图5是用于将本发明实施例与现有技术比较的平面图；图6是用于说明本发明实施例的特性图；图7是用于说明本发明第一实施例的剖面图；图8(A)是用于说明本发明第二实施例的平面图，(B)是剖面图；图9(A)是用于说明本发明第三实施例的平面图，(B)是剖面图；图10是用于说明本发明第四实施例的平面图；图11(A)、(B)是用于说明本发明第四实施例的剖面图；图12是用于说明本发明第五实施例的平面图；图13是用于说明本发明第六实施例的平面图；图14是用于说明本发明第七实施例的平面图；图15(A)、(B)是用于说明本发明第七实施例的平面图；图16是用于说明本发明第八实施例的平面图；图17(A)、(B)是用于说明本发明第八实施例的平面图；图18是说明现有技术的平面图；图19是说明现有技术的平面图。
附图标记10欧姆金属层；13第一源极电极；15第二源极电极；14第一漏极电极；16第二漏极电极；17栅极电极；20栅极金属层；21栅极布线；22连结部；30第一布线金属层；31源极布线；32漏极布线；40第二布线金属层；50初期氮化膜；51氮化膜；60绝缘化区域；70周边传导区域；100动作区域；130衬底；131GaAs衬底；132缓冲层；133电子供给层；133a第一电子供给层；133b第二电子供给层；134衬垫层；135沟道层；137盖层；137s源极区域；137d漏极区域；141第一非掺杂层；142第二非掺杂层；143第三非掺杂层；144稳定层；215源极电极；216漏极电极；217栅极电极；220栅极金属层；221栅极布线；230布线金属层；231源极布线；232漏极布线；510第一绝缘膜；520第二绝缘膜；521中空部；511第一氮化膜；512第二氮化膜；513第三氮化膜；514第四氮化膜；IN公共输入端子；IN1第一公共输入端子；IN2第二公共输入端子；Ctl控制端子；OUT1第一公共输出端子；OUT2第二公共输出端子；I公共输入端子焊盘；I1第一公共输入端子焊盘；I2第二公共输入端子焊盘；C控制端子焊盘；C1第一控制端子焊盘；C2第二控制端子焊盘；O1第一公共输出端子焊盘；O2第二公共输出端子焊盘；CR控制电阻；SW1第一开关元件；SW2第二开关元件；SW3第三开关元件；SW4第四开关元件；P点(ポイント)；CP、CP’交叉部；SE源极布线电极；DE漏极布线电极；GE栅极布线电极；S源极电极；D漏极电极；SE’源极布线电极；DE’漏极布线电极；G1’栅极布线电极；G2’栅极布线电极具体实施方式
参照图1～图7详细说明本发明的实施例。
首先，参照图1～图7说明第一实施例。图1是表示由多级连接有FET的四个开关元件构成的DPDT(Double Pole Double Throw双极双投)开关MMIC之一例的电路图。
DPDT是用于CDMA手机等中的开关MMIC，其具有第一～第四开关元件SW1、SW2、SW3、SW4、两个第一RF端口(第一公共输入端子IN1、第二公共输入端子IN2)以及两个第二RF端口(第一公共输入端子OUT1、第二公共输入端子OUT2)。利用第二RF端口将由第一及第二开关元件SW1、SW2构成的SPDT开关和由第三开关元件SW3、SW4构成的其它SPDT开关相互连接。
各开关元件SW1、SW2、SW3、SW4是将FET分别三级串联连接的FET组。构成这些开关元件的FET是耗尽型FET(D-FET)。例如，第一开关元件SW1将FET1-1、FET1-2、FET1-3串联连接。第二开关元件SW2将FET2-1、FET2-2、FET2-3串联连接。第三开关元件SW3将FET3-1、FET3-2、FET3-3串联连接。第四开关元件SW4将FET4-1、FET4-2、FET4-3串联连接。
第一开关元件SW1的一端(FET1-3)的漏极电极(或源极电极)与第三开关元件SW3的一端(FET3-3)的漏极电极(或源极电极)连接，第二开关元件SW2的一端(FET2-3)的漏极电极(或源极电极)与第四开关元件SW4的一端(FET4-3)的漏极电极(或源极电极)连接。
第一及第二开关元件SW1、SW2的另一端(FET1-1、FET2-1)的源极电极(或漏极电极)与第一公共输入端子IN1连接，第三及第四开关元件SW3、SW4的另一端(FET3-1、FET4-1)的源极电极(或漏极电极)与第二公共输入端子IN2连接。
另外，在第一、第三开关元件SW1、SW3上具有公共的第一公共输出端子OUT1，在第二、第四开关元件SW2、SW4上具有公共的第二公共输出端子OUT2。另外，在开关MMIC中，源极电极及漏极电极是等效的。因此，以下源极电极及漏极电极即使互换使用也是相同的。
另外，在第一开关元件SW1和第四开关元件SW4的FET的栅极电极上分别连接控制电阻CR，经由虚线所示的逻辑电路L与控制端子Ctl1连接。另外，第二开关元件SW2及第三开关元件SW3的栅极电极也分别经由控制电阻CR与逻辑电路L的点P连接。
控制电阻CR以防止相对于成为交流接地的控制端子Ctl的直流电位及逻辑电路L的点P的直流电位，高频信号经由栅极电极漏出为目的进行配置。控制电阻CR的电阻值分别为5KΩ～10KΩ左右。
第一实施例的开关MMIC具有逻辑电路L。逻辑电路L为反演电路，其结构如下。
源极电极与GND端子连接的增强型FET(E-FET)的漏极电极是点P，在点P上连接负载电阻R1的一端，负载电阻R1的另一端与电源端子VDD连接。E-FET的栅极电极经由输入电阻Ri与控制端子Ctl连接。
在控制端子Ctl和GND端子间及点P和GND端子间，为了吸收噪音及防止振荡而分别连接有电容Ci及电容Cr。另外，输入电阻Ri为了防止静电击穿、吸收噪音以及防止振荡而进行配置。
逻辑电路L(反演电路)的动作如下。施加于控制端子Ctl上的逻辑信号通过倒相器而反转，在点P产生控制信号的反转信号。即，在控制端子Ctl为3V时，点P为0V，在控制端子Ctl为0V时，点P为3V。
图1的DPDT开关MMIC的电路动作如下。在控制端子Ctl上施加3V时，使将控制端子Ctl的信号原样地输入栅极电极的第一开关元件SW1及第四开关元件SW4接通。由此，第一公共输入端子IN1-第一公共输出端子OUT1间及第二公共输入端子IN2-第二公共输出端子OUT2间成为导通状态，分别形成信号路径。
另一方面，使将点P的信号、即反转信号0V输入栅极电极的第二开关元件SW2及第三开关元件SW3断开。因此，第一公共输入端子IN1-第二公共输出端子OUT2间及第二公共输入端子IN2-第一公共输出端子OUT1间被阻断。在控制端子Ctl上施加0V时，其反向动作。
在这样的DPDT中，可将第一RF端口和第二RF端口互换使用。此时，从公共输入端子向公共输出端子的高频信号的路径构成反向。
图2是将上述DPDT集成在化合物半导体衬底的一个芯片上的平面图。构成电路的各元件的图案配置与第一电路图的配置大致相同。FET也可以为MESFET(Metal Semiconductor Field Effect Transistor金属半导体场效应晶体管)、GaAs JFET(Junction FET镓砷结型场效应管)、HEMT(High ElectronMobility Transistor高电子移动度晶体管)中的任一种，在此，主要使用HEMT进行说明。
HEMT的衬底结构是在例如半绝缘性GaAs衬底上层积了缓冲层、电子供给层、沟道(电子渡越)层、盖层等的结构。另外，在HEMT中，通过由到达缓冲层的绝缘化区域60进行分离，形成动作区域100、控制电阻CR、负载电阻R1及输入电阻Ri等传导区域。传导区域在此例如为n型杂质区域。
第一开关元件SW1～第四开关元件SW4是分别将三个FET串联连接的FET组。各开关元件SW1～SW4的栅极电极分别经由栅极取出部T与控制电阻CR连接。另外，与第一公共输入端子IN1、第二公共输入端子IN2、第一公共输出端子OUT1、第二公共输出端子OUT2连接的第一公共输入端子焊盘I1、第二公共输入端子I2、第一公共输出端子焊盘O1、第二公共输出端子焊盘O2设于衬底的周边。由虚线包围的逻辑电路L如图2所示，配置与E-FET及各端子对应的焊盘V、G、C、负载电阻R1、输入电阻Ri、电容Cr、Ci等。逻辑电路L的结构及动作如上述，其详细结构在此省略说明。
另外，由于各开关元件为相同的结构，故下面对第一开关元件SW1进行说明。
FET1-1、FET1-2、FET1-3分别利用第一层金属层即与衬底欧姆接触的欧姆金属层(AuGe/Ni/Au)形成第一源极电极13及第一漏极电极14。另外，图2中由于欧姆金属层与第一布线金属层30重叠而未作图示。
第二层金属层是栅极金属层(例如Pt/Mo)20，形成栅极布线电极GE。栅极布线电极GE具有梯形的图案。即，栅极布线电极GE由以等间隔配置成长方形的多个栅极电极17、栅极布线21以及连结部22构成，将相邻的栅极电极17的一端与连结部22连接，使另一端通过栅极布线21连接，形成梯形的图案。
第三层金属层是第一布线金属层(Ti/Pt/Au)30，与欧姆金属层重叠，形成源极布线电极SE及漏极布线电极DE。另外，形成电容Ci、Cr的下部电极、焊盘的下部电极及布线。
第四层金属层是第二布线金属层(Ti/Pt/Au)40，如阴影所示，形成各电极焊盘(V、G、C、I1、I2、O1、O2)、电容Ci、Cr的上部电极及布线。源极布线电极SE为梳状，与第一源极电极13重叠的源极布线电极SE的各梳齿(下面称作第二源极电极15)通过源极布线13连接。源极布线31也通过第一布线金属层30形成，即，第二源极电极15和源极布线31连续而构成源极布线电极SE。
漏极布线电极DE为梳状，与第一漏极电极14重叠的漏极布线电极DE的各梳齿(下面称作第二漏极电极16)通过漏极布线32连接。漏极布线32也通过第一布线金属层30形成，即第二漏极电极16和漏极布线32连续而构成漏极布线电极DE。第一布线金属层30也形成各焊盘的下部电极。
即，源极布线电极SE、漏极布线电极DE仅由第一布线金属层30形成，但各焊盘通过将第一布线金属层30及第二布线金属层40两层层积而形成。
另外，通过第一布线金属层30、第二布线金属层40形成将第一开关元件SW1～第四开关元件SW4和逻辑电路L连接的所希望图案的布线。布线具有经由绝缘膜与单层的第一布线金属层30及第二布线金属层40的被构图区域交叉的区域。
在动作区域100上，FET1-1是将从左侧延伸的三个第一布线金属层30与第一公共输入端子焊盘I1连接的第二源极电极15，在其之下具有由欧姆金属层形成的第一源极电极13。另外，从右侧延伸的三个第一布线金属层30是FET1-1的第二漏极电极16，在其之下具有第一漏极电极14。该两电极配置成是梳齿咬合的形状，在其间配置有五个栅极电极17。
在FET1-2中，从左侧延伸的三个第二漏极电极16与FET1-1的第二漏极16连接。在此，该电极未通过高频信号的通过点，通常不必导出外部，因此未设有焊盘。另外，从右侧延伸的四个第二源极电极15与FET1-3的第二源极电极15连接。该电极也同样未通过高频信号的通过点，通常不必导出外部，因此未设有焊盘。在该两电极之下具有欧姆金属层。它们被配置成使梳齿咬合的形状，并在其间将栅极电极17配置成六个梳状。
多级串联连接FET的开关MMIC与FET1级的开关MMIC相比，由于FET组在OFF时能够耐受大的电压振幅，因而构成高输出的开关MMIC。此时，在将FET串联连接时，成为连接部的FET的源极电极或漏极电极通常不必导出外部，因而不必设置焊盘。
FET1-3中，从左侧延伸的三个第一布线金属层30是第二源极电极15，在其之下具有第一源极电极13。另外，从右侧延伸的梳状的四个第一布线金属层30是与第一公共输出端子焊盘O1连接的第二漏极电极16，在其之下具有第一漏极电极14。该两电极被配置成使梳齿咬合的形状，在其间配置有六个栅极电极17。
各FET1-1、FET1-2、FET1-3的多个栅极电极17通过连结部22将其一端分别汇聚。另外，栅极电极17的另一端通过栅极布线21分别汇聚，与栅极取出部T连接。栅极取出部T经由控制电阻CR与控制端子焊盘C连接。这样，在本实施例中，在栅极布线21的延长线上存在栅极取出部T，但在连结部22的延长线上不存在栅极取出部T。
控制电阻CR如上所述利用由绝缘化区域60分离的传导区域(杂质区域)构成。在本实施例中由高电阻体构成控制电阻CR。高电阻体是将HEMT结构的盖层除去，仅以具有下层的高薄膜电阻值的半导体层为电阻层的结构。控制电阻CR为了防止高频信号的泄漏而必须为高的电阻值，但通过由高电阻体构成，能够以短距离提高电阻值。另一方面，负载电阻R1及输入电阻Ri为了得到精度优良的电阻值，而利用未将HEMT结构的盖层除去的传导区域构成。
另外，在各焊盘I1、I2、O1、O2周边，为了防止高频信号的泄漏，提高绝缘，而如点划线所示配置周边传导区域70。另外，在各焊盘-各FET间、各焊盘-源极(漏极)布线电极间、电阻-电阻间也同样形成有周边传导区域70。周边传导区域70例如为n型的高浓度杂质区域。
另外，在第一开关元件SW1及第二开关元件SW2和逻辑电路L之间也配置周边传导区域70，提高绝缘。这些周边传导区域70也由绝缘化区域60分离。周边传导区域70与近接的焊盘、及源极(漏极)布线电极等的金属层直流连接，或为浮置电位。
图3是图2的例如FET1-1的动作区域100附近的放大图。图3(A)是平面图，图3(B)是图3(A)的a-a线剖面图。
如图3(A)所示，在动作区域100上长方形地配置第一源极电极13、第一漏极电极14，使其分别与源极区域及漏极区域(在此未图示)接触。另外，与它们重叠而配置长方形的第二源极电极15、第二漏极电极16。第二源极电极15通过源极布线31与相邻的第二源极电极15连接，构成梳状的源极布线电极SE。同样，第二漏极电极16通过漏极布线32与相邻的第二漏极电极16连接，构成梳状的漏极布线电极DE。
各栅极电极17形成具有规定的栅极长度的长方形，配置于第二源极电极15及第二漏极电极16之间。另外，与栅极电极17相邻的栅极电极17的一端(前端)由连结部22相互连接，另一端与栅极布线21连接。
即，栅极布线电极GE由栅极电极17、栅极布线21及连结部22而构成梯形的图案。在FET1-1中，连结部22配置于第二漏极电极16的一端附近，第二漏极电极16的另一端与漏极布线32连接。一侧的栅极布线21配置于第二源极电极15的一端附近，第二源极电极15的另一端与源极布线31连接。即，连结部22配置于接近并相邻的源极布线31和第二漏极电极16之间，栅极布线21配置于接近并相邻的漏极布线32和第二源极电极15之间。栅极电极21及连结部22的宽度在任何区域都为3μm～5μm。
第二源极电极15在交叉部CP经由绝缘膜(未图示)与连结部22交叉。另外，第二漏极电极16在交叉部CP经由绝缘膜(未图示)与栅极配线21交叉。
在这此省略图示，但在FET1-2上，漏极布线电极DE和源极布线电极SE的配置与FET1-1相反。即，在FET1-2中，栅极电极17的连结部22配置于第二源极电极15的一端附近，栅极布线21配置于第二漏极电极16的一端附近。即，连结部22配置于接近并相邻的漏极布线32和第二源极电极15之间，栅极布线21配置于接近并相邻的源极布线31和第二漏极电极16之间。
而且，在交叉部CP，第二源极电极15经由绝缘膜与栅极布线21交叉。另外，在交叉部CP，第二漏极电极16和连结部22经由绝缘膜交叉。FET1-3与FET1-1相同(参照图2)。
图3(B)是图3(A)的a-a线剖面图。衬底130中，在半绝缘性GaAs衬底131上层积非掺杂的缓冲层132，在缓冲层132上层积n+型AlGaAs层的第一电子供给层133a、衬垫层134、非掺杂InGaAs层的沟道(电子渡越)层135、衬垫层134、第二电子供给层(n+型AlGaAs层)133b、第一非掺杂层141、第二非掺杂层142、第三非掺杂层143、稳定层144、盖层137。
缓冲层132是未添加杂质的高电阻层，其膜厚为数千左右。
电子供给层133具有第一电子供给层133a及第二电子供给层133b两层，其分别配置于沟道层135的下层及上层。另外，在沟道层135和各电子供给层133之间分别配置衬垫层134。
电子供给层133是n+型AlGaAs层，使用带隙比沟道层135大的材料。另外，电子供给层133的n+型AlGaAs层的n型杂质(例如Si)的杂质浓度与HEMT的接通电阻Ron及夹断电压相关，在本实施例中为3.3×1018cm-3左右。
通过这样的结构，从电子供给层133的施主杂质产生的电子向沟道层135侧移动，形成成为电流通路的沟道。其结果是，电子和施主离子以异质结界面为界，空间性分离。电子渡越沟道层135，但由于在沟道层135内不存在施主离子，因此，库仑散射的影响非常少，可提供高电子移动度。
另外，在沟道层135的上下配置第一电子供给层133a及第二电子供给层133b。通过这样的双异质结结构，可使载流子密度增大，使接通电阻Ron非常小。
第一非掺杂层141与第二电子供给层133b相接并设于其之上，二者晶格状匹配。第一非掺杂层141是非掺杂的AlGaAs层，膜厚为85。在接近沟道层135的部分产生少量结晶变形的情况时，不能再现性良好地得到良好的HEMT的特性。但是，第一非掺杂层141由于为与接近沟道层135的第二电子供给层133b相同的AlGaAs层，故在接近沟道层135的部分完全消除产生结晶变形的要素。
第二非掺杂层142与第一非掺杂层141相接并设于其之上，与第一非掺杂层141晶格状匹配。第二非掺杂层142是非掺杂的InGaP层，膜厚为20。或者，第二非掺杂层142作为与其之上相接的第三非掺杂层143的蚀刻阻挡层而起作用。
第三非掺杂层143与第二非掺杂层142相接并设于其之上，与第二非掺杂层142晶格状匹配。第三非掺杂层143是非掺杂的AlGaAs层，膜厚为145。在第三非掺杂层143的表面设置栅极电极17。AlGaAs层与InGaP层相比，结晶成长稳定。因此，通过在AlGaAs层表面形成栅极电极17，也具有可使HEMT特性稳定的效果。
设计第一非掺杂层141～第三非掺杂层143的合计厚度，以能够得到构成开关元件的HEMT(D-FET)的规定耐压和接通电阻。
稳定层144与第三非掺杂层143相接并设于其之上，与第三非掺杂层143晶格状匹配。另外，稳定层144也与其上层的盖层137晶格状匹配。稳定层144是不易氧化故耐外部化学应力强且在可靠性上稳定的非掺杂InGaP层或掺杂InGaP层，其膜厚为100。
本实施例的开关电路装置在形成栅极电极17之前的制造工序中，具有将成为盖层137的蚀刻掩模的氮化膜51的一部分由等离子蚀刻除去的工序。因此，在盖层137的下层配置化学性稳定的InGaP层(稳定层144)。在等离子蚀刻时，动作区域100的表面将稳定层144露出，由此可保护动作区域100不受等离子损伤。稳定层144的厚度若为100，则可充分保护动作区域100不受等离子损伤。虽然稳定层144受到等离子损伤，但由于在形成栅极电极17时将稳定层144除去，故可在清洁的第三非掺杂层143上形成栅极电极17。另外，稳定层144也作为其上层的盖层137的蚀刻阻挡层起作用，由与盖层137相同的图案进行蚀刻。
这样，由于构成为将分别成为蚀刻阻挡层的InGaP层和AlGaAs层重复层积的结构，从而可任意且再现性好地实现规定的耐压。
另外，通过使InGaP层与GaAs层及非掺杂AlGaAs层晶格状匹配，可避免结晶的变形，且可防止裂纹等结晶缺陷。
另外，通过使稳定层(InGaP层)144与GaAs层及非掺杂AlGaAs层晶格状匹配，可避免结晶的变形，且可防止裂纹等结晶缺陷。
成为盖层的n+型GaAs层137层积于最上层。盖层137的厚度大于或等于600，杂质浓度大于或等于2×1018cm-3，优选膜厚为1000左右，杂质浓度大于或等于3×1018cm-3。
HEMT的动作区域100利用达到缓冲层132的绝缘化区域60与如图3(A)的细线所示的其它区域分离。在此，HEMT的外延结构含有盖层137。由于盖层137的杂质浓度为1～5×1018cm-3左右的高浓度，故配置有盖层137的区域在功能上称作高浓度杂质区域。
下面，HEMT的动作区域100是指，由绝缘化区域60分离并配置有HEMT的第一源极电极13、第二源极电极15、第一漏极电极14、第二漏极电极16及栅极电极17的区域的半导体层。即，以包含电子供给层133、沟道(电子渡越)层135、衬垫层134、第一非掺杂层141～第三非掺杂层143、稳定层144、盖层137等的构成HEMT的各半导体层的全部合计的区域为动作区域100。
绝缘化区域60是没有完全电绝缘，而通过离子注入杂质(B+)，在外延层上设置载流子阱并将其绝缘化了的区域。即，在绝缘化区域60中，虽然作为外延层而存在有杂质，但通过进行用于绝缘化的杂质(B+)注入而钝化。
在动作区域100上，如图3(B)所示，通过将添加有高浓度杂质的盖层137部分除去，设置源极区域137s及漏极区域137d。在源极区域137s及漏极区域137d上连接由欧姆金属层10形成的第一源极电极13、第一漏极电极14。第一源极电极13、第一漏极电极14及其周围的盖层137由氮化膜51(第一氮化膜511～第四氮化膜514)覆盖。第一源极电极13、第一漏极电极14经由设于氮化膜51上的接触孔与利用第一布线金属层30设于其上层的第二源极电极15、第二漏极电极16接触。
另外，通过蚀刻将动作区域100的一部分盖层137除去，根据耐压及接通电阻使例如第三非掺杂层143露出，形成栅极电极17。栅极电极17及在其周围露出的第三非掺杂层143由第三氮化膜513、第四氮化膜514覆盖。第四氮化膜514是第一布线金属层30和第二布线金属层40(未图示)的层间绝缘膜。
栅极电极17通过进行热处理将栅极金属层20(例如Pt/Mo)的最下层金属(Pt)的一部分埋入动作区域100表面。埋入的Pt(下面将该区域称作埋入部17b)也是栅极电极17的一部分，作为栅极电极17起作用。埋入部17b的底部位于第三非掺杂层143内。即，含有埋入部17b的栅极电极17与第三非掺杂层143形成肖脱基结。
这样，在本实施例中，采用将Pt的一部分埋入动作区域100表面的埋入电极结构。由此，可使埋入部17b的底部端形成弯曲形状。
如上所述，在栅极电极17的形成工序中，蒸镀栅极金属层20之前的稳定层144受到等离子损伤。在该状态下，当在稳定层144上形成并埋入栅极电极17时，用于埋入的热处理耗费时间。另外，当稳定层144为InGaP层而在InGaP层上形成埋入部17b时，埋入部17b不会成为具有规定曲率半径的连续的曲线。因此，在本实施例中，将稳定层144除去，在清洁的第三非掺杂层143表面蒸镀栅极金属层20。由此，以短时间的热处理结束埋入。另外，埋入部17b的端部，即肖脱基结端部的形状构成具有规定曲率半径的连续的曲线。因此，在对栅极电极17施加反向偏压时，电场强度分散。即，通过使电场集中缓和，可减弱最大电场强度，从而可得到大的耐压。
另外，埋入部17b位于第三非掺杂层143内，但无论埋入部17b的底部位于第一非掺杂层141～第三非掺杂层143中的哪一层，从栅极电极17到电子供给层133(第二电子供给层133b)之间也不存在添加了杂质的层。即，实质上与在与电子供给层133连续的第一非掺杂层141上设有栅极电极17的情况是等效的。
这样，以双异质结结构，利用在与电子供给层133连续的非掺杂层上设有栅极电极17的结构，可使电子供给层的杂质浓度提高到3.3×1018cm-3。即，HEMT在确保规定耐压的同时，可实现非常低的接通电阻。由此，在Vp＝-0.8V时，具有19V的耐压，并且作为栅极宽度每1mm的接通电阻，以栅压Vg＝0V实现接通电阻Ron＝1.3Ω/mm。该接通电阻值作为开关用HEMT是极低的。
第一非掺杂层141、第三非掺杂层143是AlGaAs层，第二非掺杂层142、稳定层144是InGaP层。InGaP层和AlGaAs层由于其蚀刻选择比高，故可利用湿式蚀刻容易地使所希望的层露出。
即，第二非掺杂层142成为使第一非掺杂层141露出时的蚀刻停止层。另外，第三非掺杂层143为通过选择蚀刻除去受到等离子损伤的稳定层144，在清洁的非掺杂层上形成栅极电极17而设置。
栅极布线21及连结部22与栅极电极17同样，也通过蒸镀栅极金属层20形成。
图4是栅极布线21及连结部22附近的剖面图，图4(A)是图3(A)的b-b线剖面图，图4(B)是图3(A)的c-c线剖面图。
如图4(A)及图3(A)所示，栅极布线21和漏极布线电极DE(详细地说，为第二漏极电极16)在交叉部CP经由氮化膜51(第三氮化膜513)交叉。第二漏极电极16在动作区域100上与第一漏极电极14重叠。
栅极布线21和第二漏极电极16沿相互正交的方向延伸。栅极布线21与栅极电极17相同，设于蚀刻盖层137及稳定层144而露出的第三非掺杂层143上，其一部分被埋入第三非掺杂层143内。
栅极布线21利用达到缓冲层132的绝缘化区域60与动作区域100分离，以在其周围配置如图3(A)的点划线所示的传导区域(高浓度杂质区域)、即包含盖层137的衬底130。栅极布线21和其周围的传导区域(下面称作周边传导区域70)以流过直流电流的状态连接(下面直流地连接)。由此，使栅极布线21的绝缘提高。
在此，HEMT的栅极电极17及栅极布线21(连结部22也相同)蒸镀在第三非掺杂层143上。即，简单地说，在进行使栅极电极17、栅极布线21的形成区域露出的光刻工序后，对成为掩模的氮化膜进行0.3μm左右的等离子蚀刻，对盖层137进行0.3μm左右的侧蚀刻。然后，将受到损伤的稳定层144除去，在第三非掺杂层143上蒸镀栅极金属层20，形成栅极电极17、栅极布线21。
即，栅极布线21的正下方配置第一非掺杂层141～第三非掺杂层143，栅极布线21直流连接的周边传导区域70是包含配置于周围的盖层137的衬底130。即，栅极布线21未与周边传导区域70直接粘固，但若稍微分开0.3μm左右的距离，则能够充分地直流连接。
另外，在开关MMIC中，电阻也通过传导区域(杂质区域)形成，另外，在各焊盘的周边，为提高绝缘，也形成周边传导区域(杂质区域)70(参照图2)。而且，这些图案分别如图3(C)所示，由绝缘化区域60分离。
另外，图示省略，连结部22和源极布线电极SE(第二源极电极15)的交叉部CP的剖面图与图4(A)的栅极布线21和漏极布线电极DE的交叉部CP的结构相同。
如图4(B)及图3(A)所示，在本实施例中，在接近并相邻的漏极布线电极DE和源极布线电极SE之间配置栅极布线电极GE。更详细地说，在第二漏极电极16及第一漏极电极14的一端、和接近的源极布线31之间配置连结部22。之后，将第一层的第一漏极电极14和第二层的漏极布线电极DE(第二漏极电极16及漏极布线32)总称为漏极电极D。同样，将第一层的第一源极电极13和第二层的源极布线电极SE(第二源极电极15及源极布线31)总称为源极电极S。
由于在漏极电极D和源极布线31(源极电极S)中传送高频信号，故存在有于它们接近的位置泄漏高频信号的问题。但是，在本实施例中，通过配置于它们之间的栅极电极17的连结部22，可防止漏极电极D-源极布线31(源极电极S)间泄漏的高频信号，可降低三次高谐波电平。另外，剖面图由于为与图4(B)相同的结构因而省略，但在源极电极S的一端和接近的漏极布线32(漏极电极D)之间配置栅极布线21(栅极布线电极GE)(参照图3(A))。由此，可防止在源极电极S和漏极布线32(漏极电极D)间泄漏高频信号，可降低三次高谐波电平。
再次参照图3进行说明。各栅极电极17以均等的间隔形成，其一端(前端)延伸到动作区域100以外，与连结部22连接，将多个栅极电极17汇聚。另外，栅极电极17的另一端与栅极布线21连接，将多个栅极电极17汇聚。
如上所述，第二源极电极15、第二漏极电极16及栅极电极17的一端分别为不由源极布线31、漏极布线32、栅极布线21连接一侧的端部。另外，与第二源极电极15及第二漏极电极16分别重叠的第一源极电极13及第一漏极电极14也同样。
即，与第一源极电极13重叠的第二源极电极15的一端配置于动作区域100之外。另外，与第一漏极电极14重叠的第二漏极电极16的一端也配置于动作区域100之外。另外，第二源极电极15的另一端及第二漏极电极16的另一端也配置于动作区域100之外。
第二源极电极15的另一端通过源极布线31与其它第二源极电极15的另一端连接。第二漏极电极16的另一端通过漏极布线32与其它第二漏极电极16的另一端连接。漏极布线32与第一源极电极13及第二源极电极15的一端接近，源极布线31与第一漏极电极14及第二漏极电极16的一端接近。
在图3(A)的例如FET1-1中，连结部22配置于漏极电极D的一端和相对的源极电极S(源极布线31)之间。同样，栅极布线21配置于源极电极S的一端和相对的漏极电极D(漏极布线32)之间。由此，一个漏极电极D的梳齿及一个源极电极S的梳齿由栅极布线电极GE完全包围。而且，在漏极电极D和源极电极S之间可实现必须配置栅极布线电极GE(栅极电极17、连结部22、栅极布线21种的任一个)的图案。
另外，在FET1-2中，源极电极S及漏极电极D与FET1-1相反。即，在FET1-2中，在源极电极S的前端和对向的漏极电极D之间配置连结部22，在漏极电极D的前端和对向的源极电极S间配置栅极布线22。
FET1-3与FET1-1相同。在此，FET1-1及FET1-2相互连接，使漏极布线32共用，FET1-2及FET1-3的源极相互连接，使源极布线31共用。
即，根据本实施例，即使在任何FET中也可以在源极电极S-漏极电极D间配置栅极布线电极GE。
因此，由于源极电极S-漏极电极D间的会泄漏高频信号的任何路径必须由栅极布线电极GE将其间阻断，故可防止源极电极S-漏极电极D间的高频信号的泄漏。
特别是由于源极电极S及漏极电极D的梳齿的前端由栅极布线电极GE完全包围，故作为防止高频信号的泄漏，降低三次高谐波电平的图案是有利的，可提高成为最大线形功率的标准的Pin0.1dB。
在多级连接有FET的大功率开关MMIC中，已知在使源极电极及漏极电极相邻并直接相对的位置，高频信号的漏泄在FET沟道层外产生，使高谐波电平增大。
即，图18中，在使源极电极215-漏极电极216相邻并直接相对的由实线包围的Y区域，在源极电极215-漏极电极216间产生高频信号的泄漏。在断开侧的开关元件中，高频信号几乎不会通过FET的沟道层(图18中为动作区域300)，但在断开侧的Y区域，高频信号的漏泄路径在FET的沟道层外形成。因此，存在有不能确保输出信号的失真电平如同设计的值一样，三次高谐波电平比规定值高的问题。
但是，在本实施例中，在FET沟道层(动作区域100)之外的任何区域，都在源极电极S-漏极电极D间配置有栅极布线电极GE，因此可阻止在源极电极S-漏极电极D间高频电流经由衬底流过，可防止高频信号的泄漏。
再次如图4(B)所示，对防止高频信号的泄漏的机构进行说明。
如图4(B)所示，漏极电极D的一端(前端)及源极电极S(源极布线31)配置于动作区域100之外(绝缘化区域60上)。而且，在绝缘化区域60上的漏极电极D及源极布线31中通过高频信号。
在此，在图4(B)中，考虑在源极布线31及漏极电极D间不配置栅极布线电极GE的情况(图18的Y区域)。高频信号经由氮化膜51向绝缘化区域60传送。绝缘化区域60与氮化膜51相同，作为电介质通过高频信号。即，此时在源极布线31-漏极电极D间产生高频信号的泄漏。
另外，在该状态下，由于将源极布线31-漏极电极D直接相对配置，故在源极布线31-漏极电极D间存在直接的电场。因此，流过高频信号的漏泄电流。本实施例情况的由多级连接有FET的开关元件得到的大功率的开关MMIC而使高频信号的振幅增大，高频漏泄电流的振幅也大。
因此，如现有(图18)的Y区域，在将漏极布线232和源极电极215的梳齿前端相对配置的情况下，产生了高频信号的泄漏。
另一方面在本实施例中，在源极布线31-漏极电极D间配置栅极电极17的连结部22。因此，可由连结部22(栅极布线电极GE)阻断源极布线31-漏极电极D间的高频信号的泄漏。下面对其机制进行说明。
第一，栅极布线电极GE经由5KΩ～10KΩ的控制电阻CR与控制端子Ctl连接(参照图2)。在控制端子Ctl上施加控制信号，但由于控制信号为DC信号，故控制端子成为高频信号的GND电位。另外，也与栅极布线电极GE连接逻辑电路L的点P的情况相同。
在接通侧的FET中，栅极电极17与动作区域100表面直接相接而形成肖脱基结。即，受到流过FET的沟道层的高频电流的影响，栅极电极17的电位产生高频振动。但是，在断开侧的FET中，在沟道层中未流过电流，因此，动作区域100表面的电位几乎不会产生高频振动。即，栅极电极17不如接通侧FET那样高频振动，而可看成与控制端子Ctl几乎相同的高频信号的GND电位。
因此，通过在断开侧的FET的源极电极S(源极布线31)-漏极电极D间配置连结部22，平面图案的配置作为源极电极S-高频信号，构成GND电位-漏极电极D。
在未配置连结部22的情况下，在源极电极S-漏极电极D间存在直接的高频信号的电场，但通过在其间夹着作为高频信号的GND电位，使它们之间的直接的电场大幅度减弱。因此，可阻止它们之间经由衬底流过高频电流，可防止高频信号的泄漏。特别是在多级连接有FET的大功率开关MMIC中，高频信号的振幅大，因此，由于在源极电极S-漏极电极D间产生强的高频信号的电场，故在不配置连结部22的情况下流过大的高频电流。在本实施例中，即使为多级连接的大功率开关MMIC，也可以防止高频信号的泄漏。
该机构在栅极布线21侧也是同样的。即，在栅极布线21侧，如图3(A)所示，可由栅极布线21防止漏极布线32(漏极电极D)-源极电极S间的高频信号的泄漏。
这样，根据本实施例，由于在源极电极S-漏极电极D间会泄漏高频信号的任何路径中都必在其间配置栅极布线电极GE，故可防止源极电极S-漏极电极D间的高频信号的泄漏。
第二，在动作区域10以外的部分，栅极布线电极GE与衬底直接相接，形成肖脱基结。因此，可将经由绝缘化区域60泄漏的高频信号直接吸收，可进一步大幅度防止源极电极S-漏极电极D间的高频信号的泄漏。
以上两个机制在栅极布线21及连结部22处于动作区域100内的情况也相同地作用。即，通过夹着处于动作区域100内的栅极布线21及连结部22，可防止源极电极S-漏极电极D间的高频信号的泄漏。
特别是在开关MMIC为DPDT的情况下，也存在信号的输入输出反向，将第一RF端口及第二RF端口互换使用的情况。在本实施例中，即使在高频信号的搬运成为反向路径的情况下，也可以将目前在源极电极S-漏极电极D间形成的高频信号的漏泄路径的任一个完全阻断。即，即使任何RF端口的端子焊盘成为高频信号的振幅最大的输入端子焊盘，也可以完全防止高频信号的漏泄，因此能够得到如设计一样的Pino.1dB和失真特性(三次高谐波电平)。
具体地说，例如图18中，目前从公共输入端子焊盘I输入之后的振幅最大的高频信号可通过FET1-1或FET1-2的栅极布线221防止其泄漏。即，在任意断开侧的FET中，可对配置栅极布线221的部分最低限地防止源极S-漏极电极D间的高频信号的泄漏。
但是，相反从公共输出端子焊盘O1或O2输入例如高频信号的情况，在FET1-3或FET2-3的任一断开侧的FET中，在输入振幅最大的高频信号之后的部分产生大的高频信号的泄漏。输入振幅最大的高频信号之后的部分是指相当于Y区域的源极电极S-漏极电极D间。
在本实施例中，由于在相当于Y区域的位置也配置栅极布线电极GE(连结部22)，故即使从输入端子焊盘或输出端子焊盘的任一端子焊盘输入高频信号，也可以通过栅极布线电极GE防止源极电极S-漏极电极D间的高频信号的泄漏，大幅度改善三次高谐波电平。
在此，为了防止高频信号的泄漏，如图3(A)所示，最好相对源极电极S-漏极电极D间的漏泄路径不中途阻断栅极布线电极GE，而连续地进行配置。但是，在这样的闭环形的情况中，存在不能形成正确的图案的情况。栅极布线电极GE利用栅极金属层20的提离而形成。即，使提离时的抗蚀剂除去液渗入不需要的栅极金属层20下的抗蚀剂内，将栅极金属层20与抗蚀剂一起除去。此时，若栅极布线电极GE连续，则存在抗蚀剂除去液不能充分渗入的情况。
即，如图3所示，在通过提离进行闭环形的栅极布线电极GE的图案形成时，由于抗蚀剂除去液不从环的外侧进入环的内侧，故通常存在不容易进行提离的问题。但是，在本实施例中，能够进行提离并且可形成正确的图案。
图7是例如在图3(B)所示的剖面蒸镀栅极金属层20后的栅极电极17附近的剖面图。只要为开关MMIC的情况，由于栅极电极17连接大于或等于5KΩ～10KΩ左右的控制电阻CR，故即使栅极电极17的电阻值某种程度地增大，也没有问题。即，可减薄栅极金属层20的即使蒸镀膜厚d(100左右)。这样，当减薄蒸镀膜厚d时，栅极金属层20在抗蚀掩模PR的边缘必定不连续。因此，由于使抗蚀剂除去液从不连续的部分充分渗入(箭头)栅极金属层20下的抗蚀剂PR，故即使为闭环形状也完全没有问题，可进行提离。
其次，对二次高谐波进行说明。
在图18所示的现有的图案中，考虑第二开关元件SW2接通，第一开关元件SW1断开的情况。在从公共输入端子焊盘I输入的高频信号向断开的FET1-1泄漏时，首先，如箭头所示使其在源极布线231之上从A点通过B点。然后，在从A点到B点传送信号期间产生相位偏差。
漏到FET1-1中的高频信号传入FET1-3中。即使FET1-1～FET1-3断开，从公共输入端子焊盘I输入的高频信号经由各FET的栅极电极下扩展的耗尽层电容而与绝缘量相应而进行衰减，向输出端子焊盘O1泄漏。即，图18的A点和B点的相位偏差就这样成为FET1-3的漏极布线232上的A’点和B’点的相位偏差。而且，具有A’点和B’点不同的相位的信号在FET1-3的漏极布线232上合成，从输出端子焊盘O1输出。
这样，在从公共输入端子焊盘I输入的高频信号经由断开的第二开关元件SW2向输出端子焊盘O1泄漏时，当在第二开关元件SW2内部产生相位的偏差时，开关MMIC的二次高谐波电平增大。另一方面，在本实施例的图2中，考虑第一开关元件SW1断开的情况。在从公共输入端子焊盘I1输入的高频信号向断开的FET1-1泄漏时，首先，如箭头所示在源极布线31上从C点通过D点。然后，在从C点到D点传送信号时产生相位的偏差。漏向FET1-1的高频信号向FET1-3传送。
在此，由于本实施例的栅极布线电极GE形成为梯形，故与现有图18的梳状栅极布线电极G1’不同，使栅极布线电极GE整体的相位一致。在断开的FET1-1～FET1-3中，经由各FET的栅极电极17下扩展的耗尽层电容泄漏高频信号。但是，由于使栅极布线电极GE整体的相位一致，故在信号向FET1-1～FET1-3泄漏的过程中，将C点和D点的相位误差修正并使其一致。
因此，FET1-3的漏极布线32上的C’点和D’点的相位没有偏差。即，在从输入端子焊盘I1输入的高频信号经由断开的第一开关元件SW1向输出端子焊盘O1泄漏时，由于在第一开关元件SW1内部没有产生相位偏差，故开关元件MMIC的二次高谐波电平不会增大。
例如在图18所示的现有图案中，在交叉部CP’，栅极电极221和源极电极215或漏极电极216经由配置于它们之间的氮化膜(未图示)交叉。但是，从试验结果判断为，在图18的栅极电极G1’(栅极布线221及栅极电极217)的图案中，二次高谐波电平变差。
考虑如下因素为主要原因之一，例如在第一开关元件SW1为断开侧的开关元件时，在交叉部CP’，通过源极电极215或漏极电极216的高频信号经由氮化膜向栅极布线221泄漏。
图5表示用于与本实施例的栅极布线电极GE的图案比较的其它栅极布线电极G2’的图案。图5是将一个栅极布线电极G2’折曲并具有在源极布线电极SE’-漏极布线电极DE’间延伸的图案(下面为曲折形状)的开关MMIC之一例。
此时，不存在源极布线电极SE’或漏极布线电极DE’与栅极布线电极G2’的交叉部。因此，如后述那样，可知二次高谐波电平低，在开关MMIC中多采用曲折形状的栅极布线电极G2’的图案。
但是，该图案存在对从外部施加于栅极-漏极间或栅极-源极间的静电耐抗性极弱的问题。其理由是，在这样的栅极布线电极G2’的图案的情况下，施加于控制端子Ctl上的静电能量集中在动作区域100上的栅极布线电极G2’的始点ST(距控制电阻CR最近的部分)。因此，由于这样的栅极布线电极G2’在低静电电压下将栅极布线电极G2’的始点ST部分破坏，故结果，作为开关MMIC使静电破坏电压低，是在可靠性上不理想的图案。
图6表示本实施例的栅极布线电极GE和图18及图15所示的现有结构的栅极布线电极G1’、G2’的各图案的二次高谐波的输入功率依存性。实线v、w是图18的图案的情况，实线v是栅极布线宽度dg＝5μm、实线w是栅极布线宽度dg＝1μm的情况。点M是图5的曲折形状的图案，如图18，是构成开关MMIC的情况。实线x是图3所示的本实施例的情况，是栅极布线宽度dg＝5μm的情况。另外，在此特别是为了进行29dBm的输入功率的比较，故在曲折形状的情况下仅表示点M。
输入功率为29dBm的二次高谐波电平是如现有结构(图18)的梳状的栅极布线电极G1’的图案，其在栅极布线宽度dg＝5μm的情况下为-51dBc(图6的实线v)，在栅极布线宽度dg＝1μm的情况下为-62dBc(图6的实线w)。即，通过缩窄栅极布线宽度dg，如箭头所示，改善10dBc左右。
另一方面，在图5的曲折形状的栅极布线电极G2’的图案的情况下，29dBm的输入功率的二次高谐波电平为-75dBc(点M)，作为二次高谐波电平达到要求的电平。这是由于，如上所述在栅极布线电极G2’和源极布线电极SE’及漏极布线电极DE’间不存在交叉部。
通过这些数据可知，在开关MMIC中采用的FET中，源极布线电极SE’或漏极布线电极DE’和栅极布线电极G1’、G2’之间的寄生电容越小，二次高谐波电平越低。即，使二次高谐波失真不良的原因之一是，在FET中通过源极布线电极或漏极布线电极的高频信号经由氮化膜向栅极布线电极(栅极布线)泄漏。
即，作为开关MMIC整体，通过降低交叉部CP’的面积，使寄生电容降低，可改善二次高谐波电平。但是，在现有的开关MMIC中，由于栅极布线的电阻值不会变得过大，故栅极布线宽度的最小值为1μm左右，其以上程度的细径化不能实现。另外，即使使栅极布线的宽度细径化至1μm，二次高谐波的改善也不能达到足够的电平。
具体地说，在输入功率为29dBm时，栅极布线宽度为1μm时的二次高谐波电平为-62dBc。但是，在CDMA(Code Division Multiole Access码分复用接入)方式的携带电话终端需要防止通信的干扰，其所使用的开关MMIC在输入29dBm左右的功率时，要求小于或等于-75dBc的二次高谐波电平。即，在图18的栅极布线电极G1’的情况下，即使将栅极布线宽度dg缩窄到例如1μm而使寄生电容降低，所要求的电平也是不够的。另外，在梳状图案的情况下，栅极布线宽度dg的缩小以1μm左右为限界值，难以进行其以上的细径化。
另一方面，在二次高谐波电平表示足够低的值的曲折形的栅极布线电极G2’的图案中，存在如上述的抗静电破坏弱的问题，不能用于要求高可靠性的制品中。
另一方面，根据本实施例，如实线x所示的输入功率为29dBm的二次高谐波电平为-82dBc。这比曲折形状的栅极布线电极G2’的图案低，这样的可得到非常好的电平的理由如上文所述。
在本实施例中，栅极布线宽度dg为3μm～5μm。即，为了使在交叉部CP的电容降低，即使不采用使栅极布线宽度dg细径化的方法，也可以通过使栅极布线宽度dg＝5μm，降低如实线x所示的二次高谐波电平。即，作为不使栅极电阻增大，另外不会引起伴随细径化的构图不良等，使输入功率29dbm的二次高谐波电平为-82dBc，对于CDMA携带电话终端所采用的开关MMIC而言，能够实现充分的二次高谐波电平。
另外，在本实施例中，通过栅极布线21将多个栅极电极17汇聚。由此，可使施加于控制端子Ctl上的静电能量经由栅极布线21在FET整体上等分。因此，可实现使对静电破坏的耐性足够高，且比曲折形状低的二次高谐波。
以上对FET1-1进行了说明，但FET1-2、FET1-3也完全相同。
这样，根据本实施例，由于可降低二次高谐波、三次高谐波二者，故可得到按照设计的失真特性。在开关MMIC中，当不能降低二次高谐波和三次高谐波二者时，不能得到规定的失真特性。即，由使二次高谐波和三次高谐波任一方降低的对策不能得到规定的失真特性。在开关MMIC中，将如本实施例的这两个对策组合对失真特性改善是非常有效的。
图8表示第二实施例。第二实施例是使第一实施例的交叉部CP的电容降低的例子。图8(A)是FET1-1的放大平面图，图8(B)是图8(A)的d-d线剖面图。另外，图8(A)的e-e线剖面图中，由于图8(B)中为以栅极布线21为连结部22，以漏极布线电极DE为源极布线电极SE的结构，故图示省略。另外，与第一实施例相同的结构省略说明。
栅极布线21和漏极布线电极DE(详细地说，第二漏极电极16)在交叉部CP交叉。同样，连结部22和源极布线电极SE(第二源极电极15)在交叉部CP交叉。如上所述，交叉部CP的电容降低对二次高谐波电平的降低是有效的(参照图6)，但对栅极布线宽度dg的细径化是有限的。
因此，在第二实施例中，至少在交叉部CP，在第二漏极电极16和栅极布线21之间配置如阴影线所示的第一绝缘膜510及第二绝缘膜520。下面，对第二漏极电极16和栅极布线21进行说明，但第二源极电极15和连结部22也相同。
栅极布线21和第二漏极电极16沿相互正交的方向延伸。在栅极布线21上配置相对介电常数大的第一绝缘膜510和相对介电常数小的第二绝缘膜520，且在其之上第二漏极电极16交叉。第一绝缘膜510至少为一层的例如氮化膜。下面，详细说明第一绝缘膜510及第二绝缘膜520。
在栅极布线21(栅极电极17、连结部22也相同)周围的盖层137表面，在成为各掩模及钝化膜的第一氮化膜511、第二氮化膜512、第三氮化膜513的基础上，层积第四氮化膜514。而且，栅极布线21和在其周围露出的第三非掺杂层143由第三氮化膜513及第四氮化膜514覆盖。第三氮化膜513及第四氮化膜514的膜厚分别为1500左右。在本实施例中，作为一例以由第三氮化膜513及第四氮化膜514构成成为第一绝缘膜510的氮化膜510的情况为例进行说明，但如上述的第一绝缘膜510，只要由相对介电常数大于第二绝缘膜520的至少一层绝缘膜构成即可。
另外，在栅极布线21上沿栅极布线21配置膜厚2μm左右的聚酰亚胺520。即，至少在交叉部CP的栅极布线21上配置由第三氮化膜513、第四氮化膜514构成的第一绝缘膜510(氮化膜相对介电常数εs1＝7.5)，并在其之上层积第二绝缘膜520(聚酰亚胺相对介电常数εs2＝3.2)。而且，使第二漏极电极16沿与栅极布线21的延伸方向正交的方向延伸。另外，与第二漏极电极16连接的漏极布线32与栅极布线21并排延伸。
图8中，箭头X表示高频信号的流向。即，在第二实施例中，通过厚且相对介电常数小的聚酰亚胺520，可使传输高频信号的第二漏极电极16和栅极布线21的交叉部CP的寄生电容足够小。由此，不谋求栅极布线宽度dg的细径化，可防止高频信号泄漏的产生。
在第一实施例中，如图4(A)所示，第二漏极电极16和栅极布线21在交叉部CP经由第三氮化膜513交叉。第三氮化膜513的膜厚为1500。
即，在栅极布线21和高频信号流过的第二漏极电极16之间仅以1500的膜厚配置相对介电常数大的第三氮化膜513。因此，其间的寄生电容变大，会产生高频信号的泄漏。
具体地说，将第一实施例(图3)的结构的栅极布线21-第二漏极电极16间的电容值C1和第二实施例(图8)的结构的栅极布线21-第二漏极电极16间的电容值C2相比较。电容值C由下式寄予。
C＝ε0·εs·S/d在此，ε0真空介电常数(F/cm)，εs相对介电常数，S面积(cm2)，d厚度(cm)。另外，形成栅极布线宽度dg为1μm、栅极布线长度每100μm的电容值。
在第一实施例的情况下，栅极布线21-第二漏极电极16之间仅为第三氮化膜513。因此，电容值C1＝(8.85E-14×7.5×100E-8)/1500E-8＝44.3fF。
另一方面，在第二实施例的情况下，在栅极布线21-漏极电极16间配置第一绝缘膜(第三氮化膜及第四氮化膜)510及第二绝缘膜(聚酰亚胺)520。第一绝缘膜510的电容值C2＝(8.85E-14×7.5×100E-8)/3000E-8＝22.1fF，第二绝缘膜520的电容值C22＝(8.85E-14×3.2×100E-8)/2E-4＝1.42fF。因此，合计电容值C2＝1/(1/22.1+1/1.42)＝1.33fF。
即，根据第二实施例，电容值C2为如第一实施例那样仅配置第三氮化膜513时的电容值C1的约3％，可使交叉部CP的寄生电容大幅度降低。
另外，图示省略，作为第二绝缘膜520的聚酰亚胺层在例如图2的h部分等，第一布线金属层30和第二布线金属层40的交叉部为了防止它们短路而配置。另外，防止短路的聚酰亚胺层520在现有结构中也可以配置。另外，第四氮化膜514是第一布线金属层30和第二布线金属层40的层间绝缘膜。即，第二实施例可仅通过改变形成聚酰亚胺层的掩模而实现，使聚酰亚胺层520也配置于栅极布线21及连结部上。
如上所述，通过在交叉部CP夹着相对介电常数小的第二绝缘膜520，可减小寄生电容。由此，由于可防止源极电极S-栅极布线电极GE间或漏极电极D-栅极布线电极GE间的高频信号的泄漏，故可进一步降低二次高谐波电平。
具体地说，图6的实线y是第二实施例的二次高谐波电平。这样，在输入功率29dBm中，与第一实施例相比，可降低6dB左右。
在第二实施例中，第二源极电极15、第二漏极电极16由第二布线金属层40构成。即，参照图3(B)，在第一实施例中第二源极电极15、第二漏极电极16由第一布线金属层30构成，但其被改变为第二布线金属层40。因此，在第二实施例中，第一布线金属层30和第二布线金属层40的作为层间绝缘膜的第四氮化膜514与图3(B)的第三氮化膜513相同，设于第二源极电极15及第二漏极电极16之下。
参照图3(B)的剖面图，在第二实施例中，在动作区域100上也在第三氮化膜513上配置第四氮化膜514。即，栅极电极17和在其周围露出的第三非掺杂层143的表面由第三氮化膜513及第四氮化膜514覆盖。另外，第一源极电极13及第一漏极电极14由第一氮化膜511～第四氮化膜覆盖，经由设于它们之上的接触孔分别与第二源极电极15、第二漏极电极16接触。
除此以外的结构与第一实施例相同。即，通过将栅极布线电极GE形成梯形的图案并将其配置于源极电极S及漏极电极D间，可防止源极电极S-漏极电极D间的高频信号的泄漏，并可降低三次高谐波电平。
以上，在第二实施例中，表示了相对介电常数大的第一绝缘膜510由第三氮化膜513及第四氮化膜514两层构成的情况。但是，如上所述，第一绝缘膜510不限于该结构。即，第一绝缘膜510只要为相对介电常数比第二绝缘膜520大的至少一层绝缘膜即可，例如也有由一层氮化膜构成的情况或由大于或等于三层的氮化膜构成的情况。另外，第一绝缘膜510不限于氮化膜，也可以为由氧化膜等其它绝缘膜构成的情况。
图9表示第三实施例。第三实施例是将交叉部CP的电容降低的其他方式。图9(A)是FET1-1的放大平面图，图9(B)是图9(A)的f-f线剖面图。另外，图9(A)的g-g线剖面图中，由于图9(B)中以栅极布线21为连结部22，以漏极布线电极DE为源极布线电极SE的结构，故图示省略。另外，与第一实施例、第二实施例相同的结构省略说明。
第二漏极电极16和栅极布线21在交叉部CP交叉。在交叉部CP，在第二漏极电极16和栅极布线21间如粗虚线所示配置中空部521。下面，对第二漏极电极16和栅极布线21进行说明，但第二源极电极15和连结部22也相同。
在交叉部CP的栅极布线21上配置相对介电常数大的绝缘膜510和相对介电常数小的中空部521，且第二漏极电极16交叉于其上。绝缘膜510至少为一层的例如氮化膜。下面，详细说明绝缘膜510及中空部521。
在栅极布线21(栅极电极17、连结部22也相同)周围的盖层137表面，在成为各掩模及钝化膜的第一氮化膜511、第二氮化膜512、第三氮化膜513的基础上，层积第四氮化膜514。而且，栅极布线21和在其周围露出的第三非掺杂层143由第三氮化膜513及第四氮化膜514覆盖。第三氮化膜513及第四氮化膜514的膜厚分别为1500左右。在本实施例中，作为一例以由第三氮化膜513及第四氮化膜514构成绝缘膜510的情况为例进行说明，但如上述的第一绝缘膜510只要由相对介电常数大于中空部521的至少一层绝缘膜构成即可。
绝缘膜510与栅极布线21重叠，配置于栅极布线21上，但在栅极布线21和漏极布线电极DE的交叉部CP上，在绝缘膜510上配置中空部521。中空部521是如下的所谓的空气桥，即，在抗蚀剂膜(未图示)上形成其它抗蚀剂膜，并且在将漏极布线电极DE蒸镀及提离后，将该抗蚀剂膜除去，由此在漏极布线电极DE和绝缘膜510间内存有空气。中空部521的厚度(高度)为2μm左右。即，在交叉部CP的栅极布线21上配置由第三氮化膜513、第四氮化膜514构成的绝缘膜510(氮化膜的情况相对介电常数εs1＝7.5)，并在其上配置中空部(相对介电常数εs2＝1)。而且，使第二漏极电极16沿与栅极布线21的延伸方向正交的方向延伸。另外，与第二漏极电极16连接的漏极布线32与栅极布线21并列延伸。
在图9中，箭头X表示高频信号的流向。即，在第三实施例中，通过厚且相对介电常数小的中空部521，可使传输高频信号的第二漏极电极16和栅极布线21的交叉部CP的寄生电容充分减小。由此，不谋求栅极布线宽度dg的细径化，可防止高频信号泄漏的产生。
具体地说，将第三实施例(图9)的结构的栅极布线21-第二漏极电极16间的电容值C3及第一实施例(图3)的结构的栅极布线21-第二漏极电极16间的电容值C1相比较。
在第三实施例的情况下，在栅极布线21-第二漏极电极16之间配置绝缘膜(第三氮化膜及第四氮化膜)510及中空部521。绝缘膜510的电容值C31＝(8.85E-14×7.5×100E-8)/3000E-8＝22.1fF，中空部520的电容值C32＝(8.85E-14×1×100E-8)/2E-4＝0.443fF。因此，合计电容值C3＝1/(1/22.1+1/0.443)＝0.434fF。
另一方面，在第一实施例的情况下，如上述的电容值C1＝(8.85E-14×7.5×100E-8)/1500E-8＝44.3fF。
即，根据第三实施例(图3)，电容值C3为第一实施例的电容值C1的约1％，可使交叉部CP的寄生电容大幅度降低。
另外，图示省略，但中空部520在第一布线金属层30和第二布线金属层40的交叉部，为了防止它们短路而在例如图2的h部分配置。另外，防止短路的中空部521在以往是进行配置的，在第三实施例中，可仅通过改变形成中空部的掩模，使中空部521也配置于栅极布线21及连结部上而实施。
如上所述，通过在交叉部CP夹着相对介电常数小的中空部521，可减小寄生电容。由此，由于可防止源极电极S-栅极布线电极GE间或漏极电极D-栅极布线电极GE间的高频信号的泄漏，故可进一步降低二次高谐波电平。
具体地说，与第二实施例相同，图6的实线y是本实施例的二次高谐波电平。这样，在输入功率29dBm中，与第一实施例相比，可降低6dB左右。
另外，动作区域100与第二实施例相同，除此以外的结构与第一实施例相同。即，通过将栅极布线电极GE形成梯形的图案并配置于源极电极S及漏极电极D之间，防止源极电极S-漏极电极D间的高频信号的泄漏，可降低三次高谐波电平。
在第三实施例中表示了相对介电常数大的绝缘膜510由第三氮化膜513及第四氮化膜514两层构成的情况。但是，如上所述，绝缘膜510不限于该结构。即，绝缘膜510只要是至少一层绝缘膜即可，例如也有由一层氮化膜构成的情况或由大于或等于三层构成的情况。另外，绝缘膜510不限于氮化膜，也可以为由氧化膜等其它绝缘膜构成的情况。
这样，在本实施例中，将栅极布线电极GE的一部分配置于源极布线电极SE及漏极布线电极DE之间。第一～第三实施例中，作为栅极布线电极GE的一部分，将连结部22或栅极布线21配置于源极布线电极SE及漏极布线电极DE之间。
参照图10及图11说明第四实施例。第四实施例中，作为栅极布线GE的一部分，将栅极电极17的一端折曲而设置折曲部，并将折曲部配置于源极布线电极SE及漏极布线电极DE之间。另外，与第一实施例～第三实施例相同的结构省略说明。
图10是图2的例如FET1-1的动作区域100的放大平面图。
在动作区域100上配置第一源极电极13、第一漏极电极14并使它们分别与源极区域及漏极区域(在此未作图示)接触。另外，与它们重叠并配置第二源极电极15、第二漏极电极16。第二源极电极15、第二漏极电极16分别与源极布线31、漏极布线32连接。
各栅极电极17形成具有规定的栅极长度的长方形，沿第一方向延伸。另外，其一端(前端)延伸到动作区域100外并向第二方向折曲，构成折曲部17a。另外，一个栅极电极17的另一端通过栅极布线21与另一个栅极电极17的另一端连接并捆束。即，第四实施例的栅极布线电极GE由栅极电极17、折曲部17a、栅极布线21构成。
在FET1-1中，栅极布线21及源极电极S(第一源极电极13及第二源极电极15)的一端(前端)配置于动作区域100上，折曲部17a及漏极电极D(第一漏极电极14及第二漏极电极16)的一端(前端)配置于动作区域100外。另外，第一源极电极13的另一端配置于动作区域100外，第一漏极电极14的另一端配置于动作区域100上。但是，栅极布线21也可以配置于如第一～第三实施例的动作区域100外。另外，也可以使源极电极S(第一源极电极13及第二源极电极15)的一端(前端)、漏极电极D(第一漏极电极14及第二漏极电极16)的一端(前端)、第一源极电极13的另一端及第一漏极电极14的另一端位于动作区域100上，还可以使它们位于动作区域100外。
在FET1-1中，在接近的源极电极S的一端(前端)和漏极电极D(漏极布线32)之间配置栅极布线21。另外，在接近的漏极电极D的一端(前端)和源极电极S(源极布线31)之间配置栅极电极17的折曲部17a。折曲部17a在漏极电极D的一端附近沿其一端的宽度进行配置。其延伸方向是与栅极电极17的延伸方向垂直的方向。
另外，相邻的两个折曲部17a沿相对的方向延伸并且相互不同地配置。而且，在源极电极S(源极布线31)及漏极电极D之间使其一部分重叠。
另外，在FET1-2中，第二源极电极15及第二漏极电极16与FET1-1相反。即，在FET1-2的动作区域100上，沿第二源极电极15的一端，在其附近配置折曲部17a。折曲部17a与FET1-1中相同，使相邻的两个栅极电极17的折曲部17a相对，将它们重合配置。而且，折曲部17a配置于源极电极S(第一源极电极13及第二源极电极15)的一端和漏极电极D(漏极布线32)之间。漏极电极D(第一漏极电极14及第二漏极电极16)的一端配置于栅极布线20的附近。
FET1-3与FET1-1相同。在此，将FET1-1及FET1-2的漏极相互连接，使漏极布线32共用，将FET1-2及FET1-3的源极相互连接，使源极布线31共用。
这样，在本实施例中，在栅极电极17的一端设置折曲部17a，并通过栅极布线21将栅极电极17的另一端与其它栅极电极17的另一端连接。而且，将折曲部17a以包围源极电极S或漏极电极D的一端的方式从两侧相互不同地重叠而配置。
由此，可实现在第二源极电极15和漏极布线32、及源极布线31和第二漏极布线31之间必须配置栅极布线电极GE的图案。
在动作区域100上，高频信号在图中箭头的路径中运送。即，在现有结构(图18中)的作为高频信号的漏泄路径的Y区域，在源极电极S-漏极电极D间配置有栅极布线电极GE(曲折部17a)。
由此，可阻止在Y区域的源极电极S-漏极电极D间经由衬底流过高频电流，可防止高频信号的泄漏，因此可使三次高谐波电平降低。
同样，在FET1-1的沟道层外的X区域，在源极电极S-漏极电极D间配置有栅极布线电极GE(栅极布线21)。因此，在X区域不会产生高频信号的泄漏。
由此，在FET1-1的沟道层外(动作区域100以外)，在X区域及Y区域，也在源极电极S-漏极电极D间配置有栅极布线电极GE，因此可阻止在源极电极S-漏极电极D间经由衬底泄漏高频信号，可使三次高谐波电平降低。
图11是图10的剖面图，图11(A)是图10的i-i线剖面图，图11(B)是图10的j-j线剖面图。
如图11(A)所示，第一漏极电极14及第二漏极电极16的一端和源极布线31配置于动作区域100之外。
而且，在绝缘化区域60上的第一漏极电极14及第二漏极电极16和源极布线31上通过高频信号。
在图11(A)中，在未配置栅极布线电极GE(曲折部17a)的情况下，流过源极布线31的高频信号经由氮化膜51向绝缘化区域60传送。绝缘化区域60作为与氮化膜51相同的电介质通过高频信号。此时，第二漏极电极16与其下层的第一漏极电极14连接。而且，第一漏极电极14的前端与绝缘化区域60肖脱基连接。因此，在源极布线31-第一漏极电极14之间流过大的高频漏泄电流。即，在源极电极S-漏极电极D间产生高频信号的泄漏。
另外，由于在该状态下源极电极S-漏极电极D直接相对配置，故在源极电极S-漏极电极D间存在直接的电场。因此，流过高频信号的漏泄电流。本实施例的情况由于为多级连接有FET的开关元件得到的大功率的开关MMIC，故高频信号的振幅大，且高频漏泄电流的振幅也大。
在本实施例中，如图11(A)所示在源极布线31和漏极电极D的一端间配置栅极电极17的曲折部17a。曲折部17a由于在此与未图示的栅极电极17同时形成，故其形成于第一非掺杂层141上，但曲折部17a与动作区域100外的绝缘化区域60直接相接，形成肖脱基结。因此，可将泄漏到绝缘化区域60上的高频信号直接吸收，且可进一步大幅度防止源极布线31-漏极电极D间的高频信号的泄漏。
另外，如图11(B)所示，漏极布线32和源极电极S(第一源极电极13及第二源极电极15)的一端间也同样，由于在其间配置有栅极布线21，故可防止高频信号的泄漏。因此，可由栅极布线电极GE将源极电极S-漏极电极D间的高频信号的泄漏阻断。其机制已在上文中叙述。
另外，图示省略，但栅极布线21处于动作区域100之外的情况也相同。
为了防止高频信号的泄漏，最好使曲折部17a相对源极电极S-漏极电极D间的漏泄路径不中途阻断，而是连续地配置。
因此，在第四实施例中，相对一个第二源极电极15(第二漏极电极16也相同)使两个折曲部17a沿相对的方向延伸并相互不同地配置。由此，在以提离而形成栅极电极17及曲折部17a的图案的情况下，由于从相互不同的图案间隙渗入抗蚀剂除去液，故可容易地提离。另外，通过使两个曲折部17a的一部分相对源极电极S-漏极电极D间的漏泄路径重合配置，从而可将源极电极S-漏极电极D的直线漏泄路径全部阻断，可完全防止高频信号的泄漏。
另外，在第四实施例中，表示了由相同的图案形成一个栅极电极17(曲折部17a)和其它栅极电极17(曲折部17a)的情况。但不限于此，也可以为相对的曲折部17a的长度不同的图案。或者，也可以为在相邻的栅极电极17上，使一个栅极电极17a的折曲部17a进一步延伸并不在相邻的栅极电极17上设置曲折部的图案。无论任何情况，曲折部17a相互都不连接，若配置曲折部17a，使其阻断高频信号的漏泄路径，则可防止高频信号的泄漏，且栅极布线电极GE的提离也容易。
图12是表示第五实施例的平面图。第五实施例由于仅栅极电极17及折曲部17a的图案不同，除此以外与第四实施例相同，故有关重复处的说明省略。
图12与图10相同，是图2的例如FET1-1的动作区域100的放大平面图。在第五实施例中，使栅极电极17的一端(前端)延伸而设置曲折部17a，并使栅极电极17的一端延伸到栅极布线21附近。
即，栅极电极17以栅极布线21为始点，在图12中，包围第二漏极电极16的前端，再次沿栅极布线21方向延伸。第二漏极电极16的前端由曲折部17a及栅极电极17完全包围。与第四实施例不同，使另一端与栅极布线21连接的栅极电极17例如与各第二漏极电极对应设置。但是，通过使前端进一步从曲折部17a延伸到栅极布线21附近，在动作区域100上使其成为栅极电极17。即，为在动作区域100上，在第一源极电极13和第一漏极电极14间分别配置有栅极电极17的第四实施例相同的结构。
曲折部17a及栅极电极17的一部分、栅极电极17前端、第二源极电极15(第一源极电极13)的前端、第二漏极电极16(第一漏极电极14)的前端配置于动作区域100之外。另外，栅极布线21也配置于动作区域100之外，在栅极布线21之下配置用于提高绝缘的周边传导区域70。此时，也可以将曲折部17a及第二漏极电极16(第一漏极电极14)的前端配置于动作区域100内。
由此，可在漏极电极D的一端-源极布线31间及源极电极S的一端-漏极布线32间分别配置曲折部17a及栅极布线21。因此，在源极电极S-漏极电极D间的高频信号的任一传送路径中，由于也在其间配置有栅极布线电极GE，故可防止源极电极S-漏极电极D间的高频信号的泄漏。
特别是，由于漏极电极D的一端(前端)由栅极布线电极GE大致完全包围，故作为防止高频信号的泄漏的图案是有利的。
另外，栅极电极17的一端(前端)与栅极布线21分开。因此，在以提离形成栅极电极17的图案时，由于抗蚀剂除去液从栅极电极17的前端和栅极布线21的间隙渗入，故可容易地提离。
图13是表示本发明第六实施例的图，是图2的例如FET1-1的动作区域100的放大平面图。
第六实施例由于仅栅极电极17的图案不同，除此以外与第四及第五实施例相同，因此，有关重复处的说明省略。
在第六实施例中，为了将相互相对的曲折部17a相互连接的图案，即，栅极布线电极GE为闭环状。具体地说，以栅极布线21为始点SP，在此包围第二漏极电极16的前端，再次使其沿栅极布线21方向延伸，在终点EP与栅极布线21连接。始点SP和终点EP夹着一个第二漏极电极16配置于其两侧。由此，第二源极电极15或第二漏极电极16的前端由曲折部17a及栅极电极17完全包围。
与第一实施例的图案不同的是，在第一实施例中，栅极电极的一端全部由连结部22连接，但在本实施例中是由曲折部17a将两个栅极电极17连接的图案。
曲折部17a及栅极电极17的一部分、源极电极S的一端、漏极电极D的一端配置于动作区域100之外。另外，栅极布线21也配置于动作区域100之外，在栅极布线21之下配置用于提高绝缘的周边传导区域70。另外，栅极布线电极GE、源极电极S的一端、漏极电极D的一端也可以全部配置于动作区域100内。
由此，可在源极电极S-漏极电极D间配置栅极布线电极GE。因此，可防止源极电极S-漏极电极D间的高频信号的泄漏。
特别是，由于漏极电极D的一端(第一漏极电极14及第二漏极电极16的一端)由栅极电极17及曲折部17a完全包围，故作为防止高频信号的泄漏的图案是有利的。
在以提离形成这种环状的栅极电极17的图案时，由于抗蚀剂除去液不从环的外侧向环的内侧进入，故通常存在不易提离的问题。但是，在第六实施例中，由与第一实施例相同的理由而可进行提离。
参照图14及图15说明本发明的第七实施例。第七实施例在第四～第六实施例的基础上，使如第二实施例的交叉部CP的电容降低。另外，对已述的结构省略详细的说明。
图14是图2的例如FET1-1的动作区域100的放大平面图，栅极布线电极GE的图案与第六实施例的相同。
在此，第二漏极电极16和栅极布线21在交叉部CP交叉。在栅极布线21上配置第一绝缘膜(在此未作图示)，进而在其上层沿栅极布线21配置第二绝缘膜520。
图14的k-k线剖面图由于与第二实施例的图8(B)相同，故省略说明。第二源极电极15、第二漏极电极16由第二布线金属层40构成。而且，在栅极布线21上配置相对介电常数大的第一绝缘膜510和相对介电常数小的第二绝缘膜520，使第二漏极电极16交叉于其上。第一绝缘膜510至少是一层的例如氮化膜。
由此，可使交叉部CP的电容降低，且与栅极布线电极GE的图案相同的第六实施例相比较，可使二次高谐波电平降低。
即，在第六实施例中，与现有的结构(图10)相同，在输入功率为29dBm，栅极布线宽度为dg＝1μm的情况下，为-62dBc(图6的实线w)，但在第七实施例中，改善为-75dBc(图6的实线z)。但是，在第七实施例中，由于如第二实施例的栅极布线电极GE不是梯形，故不能使栅极布线电极GE整体的相位一致。即，二次高谐波电平不能达到第二实施例及第三实施例的电平。
另外，由于在接近配置的源极电极S-漏极电极D间配置栅极布线电极GE，故可防止源极电极S-漏极电极D间的高频信号的泄漏，且可使三次高谐波电平降低。
图15表示第七实施例的其它栅极布线电极GE的图案。即，图15(A)是第四实施例(图10)的栅极布线电极GE的图案，是配置有第一绝缘膜510及第二绝缘膜520的情况。
另外，图15(B)是第五实施例(图12)的栅极布线电极GE的图案，是配置有第一绝缘膜510及第二绝缘膜520的情况。
无论怎样，在交叉部CP，通过在第一绝缘膜510上夹着相对介电常数小的第二绝缘膜520，都可使寄生电容降低。由此可防止源极电极S-栅极布线电极GE间或漏极电极D-栅极布线电极GE间的高频信号的泄漏，故可使二次高谐波电平降低。进而，在源极电极S-漏极电极D间的高频信号会泄漏的任何路径中都必须在其间配置栅极布线电极GE。由此，可防止源极电极S-漏极电极D间的高频信号的泄漏，且可使三次高谐波电平降低。
这样，由于可使二次高谐波、三次高谐波二者降低，故可得到同设计一样的失真特性。在开关MMIC中，当不能使二次高谐波和三次高谐波二者降低时，则不能得到规定的失真特性。即，由使二次高谐波和三次高谐波任意一方降低的对策，不能得到规定的失真特性。在本实施例中，在交叉部CP上夹着相对介电常数小的第二绝缘膜520，进而配置曲折部17a。由此，可得到规定的失真特性。即，在开关MMIC中，将该两个对策组合对改善失真特性是非常有效的。
在第七实施例中，表示了由第三氮化膜513及第四氮化膜514这两层构成相对介电常数大的第一绝缘膜510的情况。但是，如上所述第一绝缘膜510不限于该结构。即，第一绝缘膜510只要为相对介电常数大于第二绝缘膜520的至少一层绝缘膜即可，也有例如由一层氮化膜构成的情况或由大于或等于三层的氮化膜构成的情况。另外，第一绝缘膜510不限于氮化膜，也可以为由氧化膜等其它绝缘膜构成的情况。
参照图16及图17说明第八实施例。第八实施例是通过在交叉部CP设置中空部，使电容降低的情况。
图16是图2的例如FET1-1的动作区域100的放大平面图，栅极布线电极GE的图案与第六实施例相同。另外，图17表示第八实施例的其它栅极布线电极GE的图案，图17(A)是第四实施例(图10)的栅极布线电极GE的图案，图17(B)是第五实施例(图12)的栅极布线电极GE的图案。
在此，第二漏极电极16和栅极布线21在交叉部CP交叉。在交叉部CP，在栅极布线21上配置绝缘膜(在此未作图示)，进而在其上配置如粗虚线所示的中空部521。
图16的1-1线剖面图由于与第三实施例的图9(B)相同，故说明省略。第二源极电极15、第二漏极电极16由第二布线金属层40构成。而且，在栅极布线21上配置相对介电常数大的绝缘膜510和相对介电常数小的中空部521，并使第二漏极电极16在其上交叉。绝缘膜510是至少一层的例如氮化膜。
由此，可使交叉部CP的电容降低，与栅极布线电极GE的图案相同的第六实施例相比，可使二次高谐波电平降低。
即，在第六实施例中，与现有结构(图10)相同，在输入功率为29dBm，栅极布线宽度dg＝1μm的情况下，为-62dBc(图6的实线w)，但在第八实施例中，改善为-75dBc(图6的实线z)。即，如第二实施例，由于栅极布线电极GE不是梯形，故不能使栅极电极布线电极GE整体的相位一致。即，二次高谐波电平不能达到第二实施例及第三实施例的电平。
另外，由于在接近配置的源极电极S-漏极电极D间配置栅极布线电极GE，故可防止源极电极S-漏极电极D间的高频信号的泄漏，且可使三次高谐波电平降低。
另外，图示省略，但FET也可以为GaAs MESFET，在该情况下，在非掺杂的GaAs衬底上通过进行离子注入而形成杂质区域。
例如动作区域100是通过离子注入而形成的n型杂质区域，源极区域137s及漏极区域137d是通过离子注入而形成的n+型杂质区域。另外，用于提高绝缘的周边传导区域70是通过与源极区域137s及漏极区域137d同时进行离子注入而形成的n+型杂质区域，控制电阻(高电阻体)是通过与动作区域100同时进行离子注入而形成的n型杂质区域。
另外，也可以在非掺杂的GaAs衬底上层积具有规定的杂质浓度的外延层，通过将其由绝缘化区域分离而形成上述的杂质区域。
进而，以在动作区域100上的源极电极S及漏极电极D上使第一源极电极13及第二源极电极15和第一漏极电极14及第二漏极电极16分别重叠的情况为例进行了说明，但也可以不在动作区域100上配置第二源极电极15、第二漏极电极16。即，在连结部22及曲折部17a的附近不存在第二源极电极15的一端而仅存在第一源极电极13的一端，也可以为不存在第二漏极电极16的一端不存在而仅存在第一漏极电极14的一端。
以上以具有逻辑电路的DPDT开关MMIC为例进行了说明，但开关电路装置的结构不限于上述例，也可以如SP3T、SP4T、DP4T、DP7T，为输入端口及输出端口不同的开关电路装置，另外，既可以具有逻辑电路，也可以不具有逻辑电路。另外，也可以在断开侧输出端子上连接防止高频信号泄漏的分路FET。
权利要求
1.一种化合物半导体开关电路装置，在化合物半导体衬底上集成开关元件，将第一RF端口和第二RF端口与控制端子连接，其特征在于，所述开关元件具有FET，其由源极电极、栅极电极及漏极电极构成；源极布线电极，其与所述源极电极重叠一部分，并且将该源极电极及其它源极电极连接；漏极布线电极，其与所述漏极电极重叠一部分，并且将该漏极电极及其它漏极电极连接；栅极布线电极，其含有所述栅极电极，在所述第一RF端口及所述第二RF端口间的高频模拟信号的传输路径中，在近接的所述源极布线电极和所述漏极布线电极间配置有沿与所述栅极电极不同的方向延伸的所述栅极布线电极的一部分。
2.如权利要求1所述的化合物半导体开关电路装置，其特征在于，所述栅极布线电极的一部分是将沿第一方向延伸的所述栅极电极的一端向第二方向折曲的折曲部。
3.如权利要求1所述的化合物半导体开关电路装置，其特征在于，所述栅极布线电极的一部分是将所述栅极电极的一端和其它栅极电极的一端连接的连结部。
4.如权利要求1所述的化合物半导体开关电路装置，其特征在于，所述栅极布线电极的一部分是将所述栅极电极的另一端和其它栅极电极的另一端连接的栅极布线。
5.如权利要求1所述的化合物半导体开关电路装置，其特征在于，所述源极布线电极及所述漏极布线电极分别含有源极布线及漏极布线，所述栅极布线电极的一部分与所述源极布线及所述漏极布线平行配置。
6.如权利要求1所述的化合物半导体开关电路装置，其特征在于，所述栅极布线电极的一部分和所述源极布线电极及所述漏极布线电极在交叉部经由绝缘膜交叉。
7.如权利要求6所述的化合物半导体开关电路装置，其特征在于，至少在所述交叉部，所述第一栅极布线电极的一部分分别由相对介电常数大的第一绝缘膜及相对介电常数小的第二绝缘膜覆盖。
8.如权利要求7所述的化合物半导体开关电路装置，其特征在于，所述第一绝缘膜的膜厚比所述第二绝缘膜薄。
9.如权利要求7所述的化合物半导体开关电路装置，其特征在于，所述第一绝缘膜是氮化膜。
10.如权利要求7所述的化合物半导体开关电路装置，其特征在于，所述第二绝缘膜是聚酰亚胺。
11.如权利要求6所述的化合物半导体开关电路装置，其特征在于，至少在所述交叉部，在所述源极布线电极及所述漏极布线电极和所述绝缘膜之间分别设有中空部。
12.如权利要求11所述的化合物半导体开关电路装置，其特征在于，所述绝缘膜的膜厚比所述中空部的厚度薄。
13.如权利要求11所述的化合物半导体开关电路装置，其特征在于，所述绝缘膜为氮化膜。
14.如权利要求1所述的化合物半导体开关电路装置，其特征在于，所述开关元件通过将FET多级串联连接而构成。
15.如权利要求1所述的化合物半导体开关电路装置，其特征在于，所述化合物半导体衬底通过在非掺杂化合物半导体衬底上层积含有如下层的半导体层而构成，即该半导体层含有缓冲层、第一电子供给层、沟道层、第二电子供给层、与该第电子供给层晶格状匹配的第一非掺杂层、与该第一非掺杂层晶格状匹配的第二非掺杂层、与该第二非掺杂层晶格状匹配的第三非掺杂层、与该第三非掺杂层晶格状匹配的稳定层、与该稳定层晶格状匹配的盖层。
全文摘要
一种化合物半导体开关电路装置。在开关MMIC中，在将源极电极及漏极电极近接配置的位置产生高频信号的泄漏，存在有失真特性不良的问题。本发明的开关电路装置使栅极布线电极形成为梯形图案。另外，在开关MMIC的全部源极电极－漏极电极间配置栅极布线电极。进而在栅极布线电极和源极电极或漏极电极的交叉部，在它们之间配置相对介电常数大的氮化膜、和相对介电常数小的聚酰亚胺或中空部。由此，将交叉部的电容降低，可使二次高谐波电平降低。另外，由于可防止漏极电极－源极电极间的高频信号的泄漏，故可使三次高谐波电平降低，且可大幅提高开关MMIC的失真特性。
文档编号H03K17/00GK1855719SQ20061007464
公开日2006年11月1日 申请日期2006年4月21日 优先权日2005年4月28日
发明者浅野哲郎, 榊原干人, 日下佑一, 石原秀俊 申请人:三洋电机株式会社