专利名称：一种ROM-less DDS电路结构的制作方法
技术领域：
本发明涉及半导体集成电路设计技术领域，尤其涉及一种不需要波形存储器的 (ROM-less)直接数字频率综合器(DDS)电路结构。
背景技术：
直接数字频率合成器(DirectDigital frequency Synthesizer, DDS)是一种频 率合成器，其直接采用数字技术将正弦波形的相位信息转换为幅度信息，具有频率分辨率 高、频率切换速度快并且在频率切换时保持输出波形相位连续等优点。DDS被广泛地应用于 通信、雷达、信号处理以及电子对抗等各种军民用用途。传统的DDS电路结构框图如图1所示，其中包括N-bit累加器11、正弦波形存储 ROM 12、线性DAC 13、低通滤波器14以及时钟分配网络15等子电路，N为大于2的自然 数。相位累加器11在时钟频率f。的控制下以N-bit宽度频率控制字所代表的十进制数K 作累加运算，输出N-bit宽度二进制格式数据作为波形存储ROM 12的索引地址；波形存储 ROM 12将相应地址上存储的M-bit宽度正弦波形幅度数据输出到M-bit线性数摸转换器 (DAC) 13 ；线性DAC 13将随机存储器(ROM)中存储的波形数据转换为阶梯波形，然后再经过 低通滤波器14之后得到合成的频率为f。的正弦波形信号。输出信号频率f。与时钟频率f。 的关系为:f0 = K fc/2\在传统DDS结构中，波形存储ROM 12是电路功耗、速度的主要瓶颈，并且是电路中 占用面积最大的单元。为了减小DDS中波形存储ROM的电路面积，通常有两种办法一为 对相位进行截断，即将N-bit累加器输出的N-bit宽度数据(即ROM的地址)的低m-bit 截去而保留高(N-m)-bit作为ROM的地址，这样可以将ROM的地址数目从2N减小为2N_m， 同时对输出波形质量只有较小的恶化；二为对ROM中存储数据进行压缩，比如利用正弦 波形的对称性将ROM中的数据压缩为原先的四分之一，或者别的高级压缩算法，如常用的 Sunderland结构、Nicholas结构及泰勒级数线性插值结构等，可以有效减小波形存储ROM 的面积。但是，这些都不能从根本上解决传统DDS电路中波形存储ROM带来的功耗、速度和 面积问题，仅仅是对原先问题的有限缓解。
发明内容
(一)要解决的技术问题有鉴于此，本发明的主要目的在于提供一种ROM-less DDS电路结构，以彻底消除 波形存储ROM对DDS电路功耗、速度及面积的限制。( 二 )技术方案为达到上述目的，本发明该变了传统DDS的电路结构，提供了一种ROM-less DDS 电路结构，包括依次连接的流水线累加器、异或逻辑单元、温度计编码器、正弦加权非线性 DAC和Gilbert乘法器单元，其中，流水线累加器还连接于Gilbert乘法器单元。上述方案中，所述流水线累加器是一个N-bit流水线累加器，N为大于2的自然数，用于将输入的N-bit频率控制字进行累加操作，在每个时钟周期内向所述异或逻辑单元输 出一个累加结果，并将经过时延的N-bit结果输出给所述Gilbert乘法器单元。上述方案中，所述异或逻辑单元是一个(N-2)-bit宽度异或逻辑运算阵列，N为大 于2的自然数，用于将所述流水线累加器输出的N-bit结果中的低(N-2)-bit数据分别各 自与第二高位数据2nd-MSB进行异或逻辑操作，并向所述温度计编码器输出(N-2)-bit宽 度结果数据。上述方案中，该异或逻辑运算阵列，实现了正弦波形从单调递增的第一象限到单 调递减的第二象限的扩展。上述方案中，所述温度计编码器，用于将所述异或逻辑单元输出的(N-2)_bit宽 度的二进制编码格式数据编码为[2~(N-2)-l]-bit宽度的温度计编码格式数据，并输出给 所述正弦加权非线性DAC。上述方案中，所述正弦加权非线性DAC包括[2~(N-2)-l]个电流源，每个电流源的 开关分别由所述温度计编码器输出的[2~(N-2)-l]-bit宽度的温度计编码格式数据中的 对应位所控制，并且电流源的电流值是正弦加权的。上述方案中，根据[2~(N-2)-l]_bit宽度的温度计编码格式数据对应位的逻辑 “高”或“低”，所述正弦加权非线性DAC中对应的电流源开关关闭或打开，使对应加权值的 电流加入到DAC的输出节点上，DAC输出节点上的总电流经过一个电阻转换为电压信号，该 电压信号的幅度值代表了正弦波形在第一、第二象限的幅度值，该电压信号被输出给所述 Gilbert乘法器单元。上述方案中，所述Gilbert乘法器单元用于将经过时延的流水线累加器输出的 N-bit结果中的第一高位数据lst-MSB与所述正弦加权非线性DAC输出的电压信号进行相 乘运算，实现了正弦波形从第一、第二象限到第三、第四象限的扩展。上述方案中，所述Gilbert乘法器单元的输出信号为整个ROM-lessDDS电路的输
出信号。上述方案中，该结构进一步包括一时钟分配网络，该时钟分配网络将接收的时钟 信号同时输出给流水线累加器、异或逻辑单元和温度计编码器。(三)有益效果从上述技术方案可以看出，本发明具有以下有益效果1、本发明提供的ROM-less DDS电路结构，可以采用各种半导体工艺实现(如 CMOS.GaAs HBT等)，在结构中消除了波形存储ROM，使DDS电路的速度、功耗和面积都有了 很大的性能提升。2、本发明提供的ROM-less DDS电路结构，消除了传统DDS结构中的波形存储ROM， 从而在相同输出波形性能的情况下，提高了 DDS电路工作频率，并大大地减小了 DDS电路的功耗。
图1为传统的DDS结构系统框图；图2为本发明所提供的ROM-less DDS结构系统框图；图3为3-bit 二进制编码到7-bit温度计编码转换；
图4为正弦加权非线性DAC电流源加权值的计算方法以及DAC电路形式；图 5 为 8-bit 15GHz GaAs HBT ROM-less DDS 电路系统框图；图6为累加器输出结果与正弦波形相位关系；图7为3-bit温度计编码器组合逻辑电路的逻辑运算；图8为正弦加权非线性DAC中8个电流源的加权值的计算方法；图 9 为 8-bit 15GHz GaAs HBT ROM-less DDS 电路仿真结果。
具体实施例方式为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照 附图，对本发明进一步详细说明。如图2所示。该DDS电路中，包括N-bit流水线累加器21、(N_2)_bit宽度异或 逻辑运算阵列22、时间延时电路23、温度计编码器24、正弦加权非线性DAC 25、吉尔伯特 (Gilbert)乘法器单元26以及时钟分配网络27，其中，N为大于2的自然数。本发明所提供的DDS结构采用温度计编码器及正弦加权非线性数摸转换器(DAC) 来将累加器输出的正弦波形相位信息转换为幅度信息。在这里，温度计编码器与正弦加权 非线性DAC配合完成相位到幅度的转换，相辅相成缺一不可。通常在数字电路中使用的二进制格式编码，用于控制电流舵DAC的电流源开关 时，每个电流源加权值都是前一位对应电流源加权值的2倍，并且随着DAC电流输出节点电 流之和的递增，每次将有多个电流开关在“关闭”与“打开”状态之间切换，这将导致DAC电 流输出节点电流之和变化存在毛刺(Glitch)，从而使DDS输出波形信号质量恶化。另外，由 于二进制格式编码要求每个电流源加权值都是前一位对应电流源加权值的2倍，当DAC位 数较大时，电流源的最大加权值与最小加权值之比很大，通常使半导体工艺不可实现。作为示例，如图3所示为3-bit 二进制编码到7-bit温度计编码转换。可以看到， 随着所代表的十进制数的递增，温度计编码每次只有一个bit发生变化，对应于DAC中只有 一个电流开关状态在“关闭”与“打开”状态之间切换，其余所有电流开关都保持原先状态 不变。显而易见，采用温度计编码的DAC，其电流开关避免同时出现多个状态切换，从而相对 于二进制编码的DAC有较好的单调性，带来较小的Glitch，所以DAC输出的无杂散动态范围 (SFDR)性能更改好。另外，基于温度计编码格式的线性DAC中所有电流源加权值都相同，在半导体工 艺实现上有更好的匹配性能，也能带来较好的SFDR性能。温度计编码格式的缺点是电路复 杂度的增加，N-bit 二进制编码格式对应的温度计编码格式的宽度为(2N-l)-bit。正弦加权非线性DAC中包含有(2n_1)个电流源和电流开关，电流源的值为正弦 加权，所以是非线性的DAC。考虑到正弦波形的对称性，将累加器输出的N-bit结果中的低 (N-2) -bit数据分别各自与第二高位数据2nd-MSB进行异或逻辑操作，输出(N_2) -bit宽度 结果数据，实现正弦波形从第一象限(单调递增)到第二象限(单调递减)的扩展；经过时 延的流水线累加器输出的N-bit结果中的第一高位数据lst-MSB与正弦加权非线性DAC输 出的信号进行相乘运算，实现了正弦波形从第一、第二象限到第三、第四象限的扩展。所以， 正弦加权非线性DAC每个电流源的加权值的计算，只需考虑正弦波形在第一象限部分的幅 度值。)之差(这里设为X，即有X
权利要求
1.一种ROM-less DDS电路结构，其特征在于，包括依次连接的流水线累加器、异或逻 辑单元、温度计编码器、正弦加权非线性DAC和Gilbert乘法器单元，其中，流水线累加器还 连接于Gilbert乘法器单元。
2.根据权利要求1所述的ROM-lessDDS电路结构，其特征在于，所述流水线累加器是 一个N-bit流水线累加器，N为大于2的自然数，用于将输入的N-bit频率控制字进行累 加操作，在每个时钟周期内向所述异或逻辑单元输出一个累加结果，并将经过时延的N-bit 结果输出给所述Gilbert乘法器单元。
3.根据权利要求1所述的ROM-lessDDS电路结构，其特征在于，所述异或逻辑单元是 一个(N-2)-bit宽度异或逻辑运算阵列，N为大于2的自然数，用于将所述流水线累加器输 出的N-bit结果中的低(N-2) -bit数据分别各自与第二高位数据2nd-MSB进行异或逻辑操 作，并向所述温度计编码器输出(N-2)-bit宽度结果数据。
4.根据权利要求3所述的ROM-lessDDS电路结构，其特征在于，该异或逻辑运算阵列， 实现了正弦波形从单调递增的第一象限到单调递减的第二象限的扩展。
5.根据权利要求1所述的ROM-lessDDS电路结构，其特征在于，所述温度计编 码器，用于将所述异或逻辑单元输出的(N-2)-bit宽度的二进制编码格式数据编码为 [2~ (N-2)-1]-bit宽度的温度计编码格式数据，并输出给所述正弦加权非线性DAC。
6.根据权利要求1所述的ROM-lessDDS电路结构，其特征在于，所述正弦加权非线 性DAC包括[2~(N-2)-l]个电流源，每个电流源的开关分别由所述温度计编码器输出的 [2~(N-2)-l]-bit宽度的温度计编码格式数据中的对应位所控制，并且电流源的电流值是 正弦加权的。
7.根据权利要求6所述的ROM-lessDDS电路结构，其特征在于，根据[2~ (N_2)-1]-bit 宽度的温度计编码格式数据对应位的逻辑“高”或“低”，所述正弦加权非线性DAC中对应的 电流源开关关闭或打开，使对应加权值的电流加入到DAC的输出节点上，DAC输出节点上的 总电流经过一个电阻转换为电压信号，该电压信号的幅度值代表了正弦波形在第一、第二 象限的幅度值，该电压信号被输出给所述Gilbert乘法器单元。
8.根据权利要求1所述的ROM-lessDDS电路结构，其特征在于，所述Gilbert乘法器 单元用于将经过时延的流水线累加器输出的N-bit结果中的第一高位数据lst-MSB与所述 正弦加权非线性DAC输出的电压信号进行相乘运算，实现了正弦波形从第一、第二象限到 第三、第四象限的扩展。
9.根据权利要求1所述的ROM-lessDDS电路结构，其特征在于，所述Gilbert乘法器 单元的输出信号为整个ROM-less DDS电路的输出信号。
10.根据权利要求1所述的ROM-lessDDS电路结构，其特征在于，该结构进一步包括一 时钟分配网络，该时钟分配网络将接收的时钟信号同时输出给流水线累加器、异或逻辑单 元和温度计编码器。
全文摘要
本发明公开了一种ROM-less DDS电路结构，包括依次连接的流水线累加器、异或逻辑单元、温度计编码器、正弦加权非线性DAC和Gilbert乘法器单元，其中，流水线累加器还连接于Gilbert乘法器单元。利用本发明，消除了传统DDS结构中的波形存储ROM，从而在相同输出波形性能的情况下，提高了DDS电路工作频率，并大大地减小了DDS电路的功耗。
文档编号H03L1/02GK102006066SQ20091009196
公开日2011年4月6日 申请日期2009年9月2日 优先权日2009年9月2日
发明者刘新宇, 吴旦昱, 武锦, 金智, 陈高鹏 申请人:中国科学院微电子研究所