专利名称：使用交叉耦合级联晶体管的电平移位的制作方法
使用交叉耦合级联晶体管的电平移位
背景技术：
一些电路具有在较低的供应电压运行的较低电压部分和在较高的供应电压运行 的较高电压部分。电平移位器(level-Shifter)将从电路的较低电压部分(在下文中称为 “控制电路”)接收到的较低电压控制信号转换成适合于控制电路的较高电压部分(在下文 中称为“被控制电路”)的较高电压控制信号。在一些情况下，被控制电路可以有变化的电压供应。有时候，被控制电路可如以上 解释的一样，在高电压供应下运行(在下文中称为被控制电路的“高压环境”)。但是其他 时候，被控制电路可在较低电压供应下运行，可能甚至在如控制电路的电压供应一样低或 者低于控制电路的电压供应下运行(在下文中称为被控制电路的“低压环境”)。例如，电 可擦除可编程只读存储器有时候可在读操作的过程中在低电压环境下运行，但是可在编程 操作过程中在高压环境下运行。 为了支持这个转换操作，电平移位器和被控制电路常在低压环境中开始编程操 作。然后，给电平移位器的电压供应升高，导致了被控制电路向高压环境的转变。接着，电 压供应再次被降低，导致被控制电路回到低压环境。为了正确运行，即使是在低压环境中，电平移位器的输出也应响应于电平移位器 的输入信号。也就是说，即使电平移位器有较低的电压供应，输出信号也应转到与输入信号 状态相对应的状态。
发明内容
此处描述的实施方式与电平移位器有关。虽然不要求，电平移位器可甚至在低压 供应下也能够快速并可靠地转换。电平移位器包括至少一个输入节点和两个中间节点，该 两个中间节点中的至少一个是输出节点，可能地，该两个中间节点两者都是输出节点。该电 路包括两个相反极性的供应电压节点。在每个中间节点和供应电压之间设置两个可选的电 流路径。该两个可选的电流路径设置为以互补的方式交替被断开以及传导电流，以响应于 输入信号。场效应晶体管的网络耦合在其他电压供应和中间节点之间。晶体管的网络包括耦合到高(或低，视情况而定)电压供应的上拉(或下拉，视情 况而定)晶体管对。有两个级联晶体管对耦合在上拉(或下拉)晶体管和对应的中间节点 之间。一个级联对将相应的中间节点与相应的上拉(或下拉)晶体管的漏极端耦合。另一 级联对将该中间节点与相对的上拉(下拉)晶体管的栅极端交叉耦合。在这个交叉耦合的设置中，下拉晶体管的栅极端的电压可被拉到更低(或者，在 上拉晶体管的情况中，上拉晶体管的栅极端可被拉到更高)。这使得在给定电压供应下的转 换操作要快速得多，即使是在供应电压相当低的低电压环境中也是如此。这个概括并非意图定义权利要求的主题的关键特征或重要特征，也并非意图被用 做帮助确定权利要求的主题的范围。
为了描述以上所提到的和其他的优势和特征可能被包含的方式，各种实施方式的 更特定的描述将通过引用附图的方式被呈现。应理解这些附图仅描述示例性的实施方式， 因此不应被理解为本发明的范围的限制，实施方式将通过使用随附的以下附图被更加具体 和详细地描述和解释图1说明了对应于此处所描述的实施方式的电平移位器电路，该实施方式包括晶 体管网络和两个可选的和交替的电流路径；图2说明了电平移位器的更具体的实施方式，其中晶体管的网络为p型场效应晶 体管，其中每个交替的电流路径包括由输入信号(或者反相的输入信号)所控制的n型晶 体管和相应的n型级联晶体管的串联组合；图3说明了图1的电平移位器的具体的实施方式，其中晶体管的网络是n型场效 应晶体管，其中每个交替电流路径包括由输入信号(或者反相的输入信号)所控制的P型 晶体管和相应的p型级联晶体管的串联组合；图4说明了图1的电平移位器的具体的实施方式，其中晶体管的网络是p型场效 应晶体管，其中每个交替电流路径包括由输入信号(或反相的输入信号)所控制的单个的 高压n型晶体管；图5说明了图1的电平移位器的具体的实施方式，其中晶体管的网络是n型场效 应晶体管，其中每个交替电流路径包括由输入信号(或反相的输入信号)所控制的单个的 高压P型晶体管；图6说明了图2和4的电平移位器电路的运行中的各种信号的信号时序图；图7说明了图3和5的电平移位器电路的运行中的各种信号的信号时序图；图8说明了电平移位器设置为输出互补信号或非互补信号的可选的实施方式。
具体实施例方式此处所描述的实施方式涉及电平移位器，该电平移位器使用额外的级联晶体管对 来驱动上拉(或下拉)晶体管的交叉耦合的栅极端。图1说明了依照此处所描述的原理的 电平移位器100的一个实施方式。图1为电平移位器电路100的电路图，其包括两个电压供应节点101和102。这 些电压供应节点中的一个将具有高于另一节点的较高电压。但是，为了图1的普遍化，图1 的描述中并不指定哪个电压更高。而是，在用于描述图1的普遍惯例中，第一电压供应101 具有“第一极性”而第二供应电压102具有与第一极性相反的“第二极性”。极性可以是“正 的”也可以是“负的”。就两个供应电压中的一特定的供应电压而言，正极性是指该特定的 供应电压高于另一供应电压。另一方面，就两个供应电压中的特定的供应电压而言，负极性 是指该特定的供应电压低于另一供应电压。具有的较高的电压极性的供应电压甚至无需高 于大地。而且，具有较低电压极性的供应电压甚至无需低于大地。电平移位器电路100包括输入节点，输入信号应用于该输入节点。到输入节点111 的信号，例如，可为数字二进制信号，该数字二进制信号具有由生成输入信号的控制电路的 供应电压所指示的两个可能的电压电平。相应地，电平移位器100生成相应的输出信号，该 输出信号也可为具有代表高和/或低数字二进制状态的不同电压电平的数字二进制信号。有两个中间节点121和122，其中至少有一个是输出节点。但是，在一个实施方式中，中间节 点121和122的每个代表互补输出节点。电平电路100包括两个可选的和交替的电流路径131和132。第一个可选的电流 路径131设置为，在第一极性的信号出现在输入节点111时，在第一中间节点121和第二电 压供应节点102之间传导大量电流，并设置为在第二极性的信号出现在输入节点111时实 质上断开。如果第一电压供应101高于第二电压供应102，“第一极性的信号”是指高二进 制信号，如果第一电压供应101低于第二电压供应，“第一极性的信号”是指低二进制信号。 如果第一电压供应101高于第二电压供应102，“第二极性的信号”是指低二进制信号，如果 第一电压供应101低于第二电压供应，“第二极性的信号”是指高二进制信号。 第二可选电流路径132设置为，在第二极性的信号出现在输入节点时，在第二中 间节点122和第二电压供应节点102之间传导大量电流，并设置为，在第一极性的信号出现 在输入节点111时实质上断开。电平电路100还包括场效应晶体管141到146的网络140。两个晶体管141和142 在第一电压供应101为较高电压的情况时为上拉晶体管，或在第一电压供应101为较低电 压的情况时为下拉晶体管。晶体管141和142的每个都具有连接到第一电压供应节点101 的源极端。级联晶体管144和145的每个都具有连接到对应的上拉或下拉晶体管141和142 的漏极端的源极端。而且，他们的漏极端被连接到对应的中间节点121和122。另外的一 对级联晶体管143和146也具有连接到相应的中间节点121和122的漏极端。但是，级联 晶体管143和146的源极端被分别交叉连接到相应的上拉或下拉晶体管142和141的栅极 端。进一步地，级联晶体管143和144的栅极端被相互连接并被连接到第一偏置电压VBl。 级联晶体管145和146的栅极端也可被相互连接并连接到第二偏置电压VB2，该第二偏置电 压VB2最好与第一偏置电压VBl相同。如之前所提，第一可选电流路径131在输入信号有一个二进制状态时传导大量电 流，并且设置为，在输入信号有另一个二进制状态实质上断开。第二可选电流路径132以互 补的方式运行。在这个环境中，可选的电流路径在相应的中间节点和第二供应电压节点之间传 导大量电流，此时，足够的电流被传导，以致中间节点的电压向第二供应电压迁移，使得交 叉耦合晶体管的栅极端的电压向第二供应电压迁移足够的电压，以开始导通交叉耦合晶体 管。例如，如果第一可选电流路径131正传导大量电流，晶体管142将开始导通。同样地， 如果第二可选电流路径132正传导大量电流，晶体管141将开始导通。在这个环境中，如果电流路径中有足够的电流将相应的中间节点上的电压拉到足 够导通交叉耦合下拉或上拉晶体管，可选的电流路径实质上断开。例如，如果第一可选电流 路径131实质上断开，在中间节点121的电压将足够能使级联晶体管143的源极电压和交 叉耦合的晶体管142的栅极电压足以保持交叉耦合晶体管142截止。同样地，如果第二可 选电流路径132实质上断开，中间节点122的电压将足够能使级联晶体管146的源极电压 和交叉耦合晶体管141的栅极电压足以保持交叉耦合晶体管141截止。图2说明了图1的电路100的具体实施方式
200。图2的元件201、202、211、221、 222、231、232、241、242、243、244、245 和 246 分别是图 1 的 101、102、111、121、122、131、132、141、142、143、144、145和146的具体实施方式
。图1的第一和第二偏置电压VB1和VB2被 表现在图2中，两者都为相同的电压VPC1。在这个实施方式中，第一极性的晶体管141到 146分别是p型场效应晶体管241到246。第一电压供应节点201是高电压供应(这里也 称为+VPP)，第二电压供应202是低电压供应(示为接地)。注意，输入电压VIN的电压电 平在地到VDD之间变化，而输出电压V0UT在地到VPP之间变化，从而实现电平移位功能。在图2的情况下，第一可选电流路径231包括nMOS下拉场效应晶体管251，该nMOS 下拉场效应晶体管251具有接地的源极端，并且其栅极端连接到输入节点211。第一可选 电流路径231还包括n型级联晶体管261，该n型级联晶体管261具有偏置到电压VNC1的 栅极端，其具有连接到下拉晶体管251的漏极端的源极端，并且具有连接到中间节点221的 漏极端。在这种情况下，中间节点221是输出节点，其设计为输出输入电压VIN的互补电压 VOUT,但是在电平移位的电压下输出。类似地，在图2的情况下，第二可选电流路径232包括nMOS下拉场效应晶体管 252，该nMOS下拉场效应晶体管252具有接地的源极端，其具有通过反相器233连接到输入 节点211的栅极端。因此，下拉晶体管252的栅极端接收输入电压VIN的二进制补码。第 二可选电流路径232还包括n型级联晶体管262，该n型级联晶体管262具有偏置到电压 VNC1的栅极端，具有连接到下拉晶体管252的漏极端的源极端，具有连接到中间节点222的 漏极端。在这种情况下，中间节点222是设计为跟随输入电压VIN、但是处于电平移位电压 下的输出节点。现可就图6的信号时序图600来描述电平移位器电路200的运行。电路时序图600 说明了几个信号和电压电平(此处统称为“信号”)的状态，其包括VPP、VNC1、VPC1、VIN、 VOUT和\i「0tJT,并且适用于图2的运行。尽管在图4的情况中，由于除去了 n型级联晶体 管对而不再需要偏置电压VNC1，上述信号也适用于图4的情况。首先参考输入信号VIN，在时刻t0，输入信号VIN低(在这种情况下为0)。在该条 件下，晶体管251保持截止，从而保持可选电流路径231断开。偏置电压VNC1在时刻t0为 VDD，因此保持晶体管262导通。输入信号使用反相器232被反相，从而在晶体管252的栅 极生成高信号VDD。因此，电流路径通过可选电流路径232被建立，从而保持输出电压V0UT 为0伏。VPC1在时刻t0为低，为0伏，因此晶体管243和244导通。因此节点272有低电 压使得晶体管241导通。相应地，VOITT通过经晶体管241和244被拉向VPP而保持高 电压。这意味着节点271也为高电压，从而保持晶体管242截止，允许输出电压V0UT保持 0伏的低电压。在时刻tl，输入信号VIN转换到高电压(到VDD)，并且保持在那个电压直到时刻 t6，在时刻t6输入信号VIN转换到低电压(回到0伏)。当输入信号VIN转换到高电压(到 VDD)时，输出信号V0UT转换到VPP。例如，在时刻tl的转换的开始，晶体管241和244导 通，保持"为高，而晶体管251和261截止，晶体管252和262导通，保持V0UT为低， 而晶体管242和245截止。当输入信号VIN上升时，晶体管251导通，其还通过下拉晶体管 261的源极将晶体管261导通。这两个串联的晶体管251和261下拉输出电压▽QUT。电 流是相当大的，原因在于其足够强以吸收了由导通的晶体管241和244提供的所有电流，同 时额外地下拉电压▽OUT。当电压▽CTtTT被下拉时，节点271也被部分地下拉，其将开始导通晶体管242。这上拉了晶体管245的源极，从而导通了晶体管245。这两个串联的晶 体管242和245上拉输出电压VOUT，晶体管242通过晶体管245和246和中间节点222形 成的路径上拉节点272。晶体管252和262截止，因为晶体管252被VIN的反相所驱动。这 允许输出电压VOUT —直上升到VPP，上升时间由VOUT上的电容负载设置。当节点272上升 时，晶体管241将截止，这也将晶体管244截止，允许输出电压γ-()1Γ 一直到零，完成所述 转换。特别地，被控制电路的供应电压VPP初始与控制电路的供应电压VDD相同。因此， 从时刻t0到时刻t2，电压VPP与电压VDD相同。在时刻t0和t2，偏置电压VPCl接地，而 偏置电压VNCl为VDD。但是，从时刻t2到时刻t3，供应电压VPCl从VDD转换到某较高的电压(在这种情 况下大约为11伏)。被联系到VPP的输出电压V0UT，在时刻t2和t3之间也从VDD转换到 高电压(在这种情况下大约为11伏)。在时刻t2和t3之间，偏置电压VPCl从0伏转换到 大约6伏，并且近似分数(fractioinally)地跟随VPP的增长，而偏置电压VNCl从VDD再 次转换到大约5伏，并且分数地(fractioinally)跟随VPP的增长。用这个偏置设置，任何 转换的(栅极到漏极、栅极到源极，以及漏极到源极)的电压都被限制到约为VPP的一半。 在时刻t3和t4之间，供应电压VPP被保持在其高值上。电压V0UT、VPC1和VNCl 都被保持在与他们在时刻t3时相同的值上。从时刻t4到时刻t5，供应电压VPP被减低回到VDD。因此，V0UT、VNC1和VPCl回 到他们在时刻tl和t2之间时的值上。在时刻t6，输入信号VIN从高(VDD)转换到低(0伏)。因此，VOUT从高(VPP—— 在时刻t6与VDD相同)到低(0伏)转换。信号在时刻t6到t7保持相同。信号VIN中从 二进制高到低的转换使得电路200的状态返回到其在时刻tl以前在时刻t0时的状态。以前的技术中，电平移位器电路中没有对应于晶体管243和246的交叉耦合对。而 是，晶体管244和245的源极端被直接连接到晶体管241和242的栅极端。该电路的限制 是，在转换的开始，流经晶体管241、244、261和251的电流限制了节点271可被拉低的程度 (在此情况下，节点271可为晶体管244的源极端和晶体管241的漏极端的之间的连接)。 在没有电流流经的情况下，节点271可被拉到的最小值是偏置电压VPCl之上的pMOS门限。 有电流流经，节点271的电压甚至可高于那个电压，高出的量由晶体管244的宽长比(W/L 或大小)确定。节点271电压越高，晶体管242就越不那么强地被导通，VOUT的上升转换 就进行得越慢。如果节点271高出某个值，晶体管242将只停留在截止状态，或者其导通的 强度将不足以克服VOUT上的漏电流，电路将不再转换。处理这个限制的一个方式是增加晶体管244的W/L。但是，在使得其足能够减小节 点271的电压的给定情况下，会使得W大幅度增加。结果所得到的面积的增加和节点271 的额外的电容是所不希望的。图2，在另一个方面，用以下的方式处理的原电路的限制。节 点271，并非被连接到晶体管241和244之间的连接点上，而是连接到增加的晶体管243的 源极端，该增加的晶体管243具有连接到输出节点 —Ο ΓΓ的漏极端。而且，节点272，并非 连接到晶体管242和245之间的连接点上，而是连接到增加的晶体管246上，该晶体管246 连接到输出V0UT。
通过这些连接，只要\^011了被足够地下拉，节点271将很快被拉到其最小值，而 独立于流经晶体管241、244、261和251的电流。这使得晶体管242较强地导通，并且快速 得多地上拉输出电压VOUT和节点272，这使得晶体管241截止并且所述转换完成。由于节 点272现被晶体管245而不是被晶体管242上拉，并因此随VOUT增长，或在VOUT稍后增长， 可以想到这有可能使总体上的开关转换慢下来。但是，通过更强并且更快速地导通晶体管 242，至少在有最慢的转换时间的情况下，总体转换时间比VOUT的上升与节点272的上升之 间的轻微延迟要改善得多。图3说明了电平转换电路300，其是图2中所示的电平转换电路200的互补形式。图3说明了图1的电路100的另一个具体的实施方式300。图3的元件301、302、 311、321、322、331、332、341、342、343、344、345 和 346 分别是更通用的元件 101、102、111、 121、122、131、132、141、142、143、144、145和146的具体实施方式
。图1的第一和第二偏置 电压VBl和VB2被显示在图3中，两者都是相同的电压VNC2。偏置电压VPC2和VNC2也可 相应地被调整以减少通过晶体管的电压(VPP)。具体地，图7说明了信号时序图700，该图示 出了信号VPP、VNC2、VPC2、VIN、V(JtJT和VOUT可如何在图3 (还有图5，尽管信号VPC2可 不被用于图5)的环境中运行。在这个实施方式中，第一极性的晶体管141到146分别为η 型场效应晶体管341到346。电压供应节点101为低电压供应301 (这里也称为——VPP)， 并且电压供应节点102为高电压供应302(示为VDD)。注意到输入电压的电压电平从地到 VDD之间变化，而输出电压从-VPP到VDD之间变化，从而完成电平移位功能。通过允许节点 371和372的电压更接近于电压供应302，来实现电平移位器电路300的改进的范围。图4是电平移位器电路400的另一个实施方式，并且，除了图2的可选电流路径 231的低电压晶体管251和261被只有单个高电压晶体管451的更简单的可选电流路径 431代替外，该实施方式与图2的电平移位器电路200相似。类似地，图2的可选电流路径 232的低电压晶体管252和262(以及反相器233)被只有单个高电压晶体管452连同反相 器433的简单的可选电流路径432代替。图4的元件401、402、411、421、422、441、442、443、 444,445 和 446 可分别与图 2 的元件 201、202、211、221、222、241、242、243、244、245 和 246 类似。通过允许节点471和472的电压更接近于电压供应402，来实现电平移位器电路400 改进的范围。图5是电平移位器电路500的另一个实施方式，并且，除了图3的可选电流路径 331的低电压晶体管351和361被只有单个高电压晶体管551的更简单的可选电流路径531 代替外，该实施方式与图3的电平移位器电路300相似。类似地，图3的可选电流路径332 的低电压晶体管352和362(连同反相器333)被只有单个高电压晶体管552和反相器533 的更简单的可选电流路径532代替。图5的元件5 01、502、511、521、522、541、542、543、544、 545 和 546 可分别类似于图 3 的元件 301、302、311、321、322、341、342、343、344、345 和 346。 通过允许节点571和572的电压更接近于电压供应502来实现电平移位器电路500的改进 的范围。即使当输出信号电平的电压差接近于或甚至低于输入信号电平的电压差时，此处 所描述的电平移位器电路也允许快速且可靠地进行电平移位转换。电平移位器电路200、300、400和500输出互补的输出信号。图8说明了可配置的 电平移位器电路800，除了该电路可被配置为输出互补的输出信号或非互补的输出信号外，所述可配置的电平移位器电路800与图2的电平移位器电路200相似。在图8中，与图2 的元件相似的元件被标记为使用与图2中所用的标号相同的标号。另外，在两个输入端811 和812之间没有采用反相器，代之以如所示出的那样被配置并且接收两个输入信号vmi和 VIN2的或非门801和802。设置了另一组p型场效应晶体管841和842，其中虚线标示出 晶体管841和842可连接的位置。晶体管841和842的栅极端的每个都接收第三输入信号 VIN3，该第三输入信号是逻辑信号VIN2的电平移位和反相后的版本。在运行中，当VIN2等于0伏，VIN3等于VPP时，电路800以与图2的电路200所 描述的相同的方式运行。但是，当VIN2等于VDD，VIN3(约)等于VPP减3伏时，通过晶体 管251和252的电流路径都被断开，从而V0UT和\^5"|11"两者通过晶体管841和842都被 拉高到电压供应201的电压。本发明可以其他具体的形式被实施而不偏离其精神或本质特征。所描述的实施方 式可仅作为说明性的和非限制性的实施方式在所有的方面被考虑。因此，本发明的范围是 被所附的权利要求所表明的，而非通过之前的描述被表明。所有来自权利要求的等同替换 的意义和范围内的改变都被包括在其范围内。
权利要求
一种电平移位器电路，其包括第一极性的第一电压供应节点；与第一极性相反的第二极性的第二电压供应节点；输入节点；第一中间节点和第二中间节点，该第一中间节点和第二中间节点中的至少一个是输出节点；第一可选电流路径，该第一可选电流路径设置为在所述第一极性的信号出现在所述输入节点时在所述第一中间节点与所述第二电压供应节点之间实质上传导电流，并且设置为在所述第二极性的信号出现在所述输入节点时实质上断开；第二可选电流路径，该第二可选电流路径设置为在所述第二极性的信号出现在所述输入节点时在所述第二中间节点和所述第二电压供应节点之间实质上传导电流，并且设置为在所述第一极性的信号出现在所述输入节点时实质上断开；以及多个场效应晶体管，该多个场效应晶体管的每个都是所述第一极性的，并且该多个场效应晶体管的每个都具有栅极端、源极端和漏极端，所述多个场效应晶体管包括第一晶体管，该第一晶体管具有连接到所述第一电压供应节点的源极端；第二晶体管，该第二晶体管具有连接到所述第一电压供应节点的源极端；第三晶体管，该第三晶体管具有连接到所述第二晶体管的栅极端的源极端以及连接到所述第一中间节点的漏极端；第四晶体管，该第四晶体管具有连接到所述第一晶体管的漏极端的源极端，所述第四晶体管的漏极端连接到所述第一中间节点，所述第四晶体管的栅极端连接到所述第三晶体管的栅极端并且连接到提供第一偏置电压的第一偏置电压源；第五晶体管，该第五晶体管具有连接到所述第二晶体管的漏极端的源极端以及连接到所述第二中间节点的漏极端；以及第六晶体管，该第六晶体管具有连接到所述第一晶体管的栅极端的源极端，所述第六晶体管的漏极端连接到所述第二中间节点，所述第六晶体管的栅极端连接到所述第五晶体管的栅极端并且连接到提供第二偏置电压的第二偏置电压源。
2.如权利要求1所述的电平移位器电路，其中，所述第一偏置电压源和所述第二偏置 电压源是相同的，从而为所述第三、第四、第五和第六晶体管中的每个的栅极端提供相同的 偏置电压。
3.如权利要求1所述的电平移位器电路，其中，所述第一可选电流路径包括所述第二 极性的多个晶体管，该多个晶体管中的每个都具有栅极端、源极端和漏极端，所述第二极性 的所述多个晶体管包括所述第二极性的第一晶体管，该第一晶体管具有是所述输入节点的栅极端，所述第二 极性的所述第一晶体管的源极端连接到所述第二电压供应节点；以及所述第二极性的第二晶体管，该第二晶体管具有连接到所述第二极性的所述第一晶体 管的漏极端的源极端、具有连接到所述第一中间节点的漏极端，并且具有连接到提供第三 偏置电压的第三偏置电压源的栅极端。
4.如权利要求3所述的电平移位器电路，其中，所述第一电压供应节点耦合到可变电 压供应电路，该可变电压供应电路设置为在运行过程中为所述第一电压供应节点提供可变电压，其中所述第一、第二和第三偏置电压依赖于所述可变电压。
5.如权利要求3所述的电平移位器电路，其还包括反相器，该反相器具有连接到所述 输入节点的输入端，其中所述第二极性的所述多个晶体管是所述第二极性的第一多个晶体管，其中所述第二可选电流路径包括所述第二极性的第二多个晶体管，该第二多个晶体管 中的每个都具有栅极端、源极端和漏极端，所述第二极性的所述第二多个晶体管包括所述第二极性的第三晶体管，该第三晶体管具有连接到所述反相器的输出端的栅极 端，所述第二极性的所述第三晶体管的源极端连接到所述第二电压供应节点；以及所述第二极性的第四晶体管，该第四晶体管具有连接到所述第二极性的所述第三晶体 管的漏极端的源极端，具有连接到所述第二中间节点的漏极端，并具有连接到所述第三偏 置电压源的栅极端。
6.如权利要求1所述的电平移位器电路，其中所述第一可选电流路径包括所述第二极 性的高电压晶体管，该高电压晶体管具有栅极端、源极端和漏极端，所述第二极性的所述高 电压晶体管的栅极端是所述输入节点，所述第二极性的所述高电压晶体管的源极端连接到 所述第二电压供应节点，所述第二极性的所述高电压晶体管的漏极端连接到所述第一中间 节点。
7.如权利要求6所述的电平移位器电路，其还包括反相器，该反相器具有连接到所述 输入节点的输入端，其中，所述第二极性的所述高电压晶体管是所述第二极性的第一高电压晶体管，其中所述第二可选电流路径包括所述第二极性的第二高电压晶体管，该第二高电压晶 体管具有栅极端、源极端和漏极端，所述第二极性的所述第二高电压晶体管的栅极端连接 到所述反相器的输出端，所述第二极性的所述第二高电压晶体管的源极端连接到所述第二 电压供应节点，并且所述第二极性的所述第二高电压晶体管的漏极端连接到所述第二中间 节点。
8.一种用于操作电平移位器电路的方法，，该电平移位器电路包括第一极性的第一电 压供应节点；与所述第一极性相反的第二极性的第二电压供应节点；输入节点；第一中间 节点和第二中间节点，该第一中间节点和第二中间节点中的至少一个是输出节点；第一可 选电流路径，该第一可选电流路径设置为在所述第一极性的信号出现在所述输入节点时在 所述第一中间节点与所述第二电压供应节点之间实质上传导电流，并且设置为在所述第二 极性的信号出现在所述输入节点时实质上断开；第二可选电流路径，该第二可选电流路径 设置为在所述第二极性的信号出现在所述输入节点时在所述第二中间节点和所述第二电 压供应节点之间实质上传导电流，并且设置为在所述第一极性的信号出现在所述输入节点 时实质上断开；以及多个场效应晶体管，该多个场效应晶体管的每个都是所述第一极性的， 并且该多个场效应晶体管的每个都具有栅极端、源极端和漏极端，所述多个场效应晶体管 包括第一晶体管，该第一晶体管具有连接到所述第一电压供应节点的源极端；第二晶体 管，该第二晶体管具有连接到所述第一电压供应节点的源极端；第三晶体管，该第三晶体管 具有连接到所述第二晶体管的栅极端的源极端以及连接到所述第一中间节点的漏极端；第 四晶体管，该第四晶体管具有连接到所述第一晶体管的漏极端的源极端，所述第四晶体管 的漏极端连接到所述第一中间节点，所述第四晶体管的栅极端连接到所述第三晶体管的栅极端并且连接到提供第一偏置电压的第一偏置电压源；第五晶体管，该第五晶体管具有连 接到所述第二晶体管的漏极端的源极端以及连接到所述第二中间节点的漏极端；以及第六 晶体管，该第六晶体管具有连接到所述第一晶体管的栅极端的源极端，所述第六晶体管的 漏极端连接到所述第二中间节点，所述第六晶体管的栅极端连接到所述第五晶体管的栅极 端并且连接到提供第二偏置电压的第二偏置电压源，所述方法包括将所述第一极性的输入信号应用到所述输入节点的操作，从而使得所述第一中间节点 被拉向应用在所述第二电压供应节点上的电压，并且从而使得所述第二中间节点被拉向应 用在所述第一电压供应节点处的电压。
9.如权利要求8所述的方法，还包括在将所述第一极性的输入信号应用到所述输入节点的操作的过程中，将第一供应电压 在所述第一极性中调整到更强的操作。
10.如权利要求9所述的方法，还包括在将所述第一供应电压在所述第一极性中调整到更强的操作的过程中，使所述第一和 第二偏置电压分数地跟随所述第一供应电压的操作。
全文摘要
本发明涉及使用交叉耦合级联晶体管的电平移位。电平移位器电路能够在低电压下运行。两个互补的电流路径设置在两个中间节点(至少其中的一个是输出节点)中的每个节点和供应电压中的一个之间。场效应晶体管的网络耦合在另一的电压供应和中间节点之间。晶体管包括与高(或低，视情况而定)电压供应耦合的上拉(或下拉，视情况而定)晶体管对。有两个级联晶体管对耦合在上拉(或下拉)晶体管和相应的中间节点之间。一个级联对将相应中间节点耦合到相应上拉(下拉)晶体管的漏极端。另一个级联对将中间节点交叉耦合到相对的上拉(或下拉)晶体管的栅极端。
文档编号H03K19/0185GK101873129SQ20101015080
公开日2010年10月27日 申请日期2010年3月23日 优先权日2009年4月22日
发明者C·A·艾德蒙森, J·J·沃尔什 申请人:半导体元件工业有限责任公司