电子电路、电子装置和数字信号处理方法

文档序号:7520969
专利名称:电子电路、电子装置和数字信号处理方法
技术领域
本发明涉及电子电路、电子装置和数字信号处理方法。更具体地,本发明涉及在本 地生成和使用多相定时信号。
背景技术
日本专利特开No. 2007-215213(下文,专利文献1)提出了一种将多相时钟提供至 数字信号处理器的机制,其中该多相时钟由具有相互不同相位的多个时钟信号构成,并具 有低触发(toggle)频率,从而在抑制功耗的情况下实现高速处理。

发明内容
本地定时电路接收基准定时信号,并生成多相定时信号以用于输出到数字信号处 理电路。电子电路的示例实施方式包括数字信号处理电路和本地定时电路。所述本地定 时电路本地连接至数字信号处理电路,并被配置为接收基准定时信号,生成对应于基准定 时信号的多相定时信号,并将多相定时信号输出至数字信号处理电路。所述基准定时信号可包含锁相脉冲信号。所述本地定时电路接收用于控制多相定 时信号的各个分量相对于锁相脉冲信号的差分延迟的控制信号。所述本地定时电路可包含多个延迟元件,其接收所述控制信号,并产生所述多相 时钟信号的各个分量的差分延迟。所述多个延迟元件可被配置为与基准定时电路(从所述 基准定时电路接收控制信号)的延迟元件相匹配。本发明可以以各种各样的方式实施,包括电子电路、电子装置、处理、计算机系统等 。


图IA IE是用于说明定时生成电路的基本配置的图;图2是用于说明根据本发明第一实施方式的定时生成电路的图;图3是用于说明第一实施方式的高速信号处理器的配置示例的图;图4是用于说明第一实施方式的定时生成电路的操作的时序图;图5是用于说明根据本发明第二实施方式的定时生成电路的图;图6是用于说明根据本发明第三实施方式的定时生成电路的图;图7是用于说明根据本发明第四实施方式(第一示例)的定时生成电路的图;图8是用于说明根据第四实施方式(第二示例)的定时生成电路的图;图9是用于说明根据第四实施方式(第三示例)的定时生成电路的图;图10是用于说明根据第四实施方式(第四示例)的定时生成电路的图;图11是用于说明根据本发明第五实施方式的定时生成电路的图;图12是用于说明第五实施方式的定时生成电路的操作的时序图13是用于说明根据本发明第六实施方式的高速信号处理器的配置示例的图;图14是用于说明第六实施方式的定时生成电路的操作的时序图;以及图15是用于说明作为应用了针对第一到第六实施方式所述的定时生成电路的电 子装置的一个示例的固态成像器件的图。
具体实施例方式下面参照附图,详细描述本发明的实施方式。首先要注意的是,专利文献1的机制涉及需要通过多相时钟发生器生成多个时钟 信号,作为用作数字信号处理器中操作的基础的时钟信号,并将时钟信号分发给各个数字 信号处理器。为了以正确维持各时钟信号之中的各自相位关系的方式将多相时钟分发给需要 执行高速操作的各个数字信号处理器,关于电路设计、布局等的实施方案变得复杂,并且调 整工作花费很长时间。结果,引起了诸如各个时钟信号之中的相位变化和抖动之类的特性 恶化,并且例如出现时钟分布的布局面积的增大。从而难以取得电路速度提升和功耗降低 的效果。本发明提供了这样的机制其能够以正确维持各时钟信号之中的各自相位关系的 方式,将多相时钟分发给需要执行高速操作的各个数字信号处理器。这里所述的示例实施方式允许信号处理器和多相时钟发生器彼此靠近地布置,由 此消除了对于穿过长距离将多相时钟发送至信号处理器的必要。可以以正确维持各时钟信号之中的各自相位关系的方式将多相时钟发送到需要 执行高速操作的信号处理器。通过将具有低触发频率的多相时钟提供至信号处理器,可以 在抑制总功耗的情况下,在各个信号处理器中实现高速处理。描述的顺序如下1.基本配置(第一示例至第五示例)2.第一实施方式(通过PLL的基准定时生成、通过环形缓冲器的多相定时信号的 再现、通过PLL输出的相位对准、高速处理是并串转换)3.第二实施方式(通过PLL的基准定时生成、通过环形缓冲器的多相定时信号的 再现、通过外部基准时钟的相位对准、高速处理是并串转换)4.第三实施方式(通过PLL的基准定时生成、通过延迟线的多相定时信号的再现、 通过PLL输出的相位对准、高速处理是并串转换)5.第四实施方式(通过DLL的基准定时生成、通过环形缓冲器的多相定时信号的 再现、通过DLL输出的相位对准、高速处理是并串转换)6.第五实施方式(通过PLL的基准定时生成、通过环形缓冲器的多相定时信号的 再现、通过DLL输出的相位对准、高速处理是计数器)7.第六实施方式(用于数据保持定时的时钟线的数目变为与第一至第四实施方 式不同的数目)8.各个实施方式的操作和效果的总结9.对于电子装置的应用示例(对于固态成像器件的应用)<基本配置>
图IA IE是用于说明作为应用了本发明的一个实施方式的电子电路的一个示例 的定时生成电路的基本配置的图。定时生成电路100的各个基本配置都包括基准定时发生 器110、本地定时再现器120和高速信号处理器140。基准定时发生器110用作用以将基准 定时信号JO提供至本地定时再现器120的基准定时提供单元。在一个实施方式中,电子电路包括数字信号处理电路以及本地连接至数字信号处 理电路的本地定时电路。本地定时电路(在图IA-E中称为本地定时再现器120)被配置为 接收基准定时信号,生成对应于基准定时信号的多相定时信号,并且将该多相定时信号输 出到数字信号处理电路。基准定时信号包括锁相脉冲信号,并且本地定时电路被配置为接收用于控制多相 定时信号的各个分量相对于锁相脉冲信号的差分延迟的控制信号。在一个示例中,基准定时信号包含单相时钟信号。这里,本地定时电路被配置为接 收用于控制多相定时信号的各个分量相对于单相时钟信号的差分延迟的控制信号。本发明还可以实施为诸如固体成像器件之类的电子装置。在此例子中,电子装置 包含数字信号处理电路和本地定时电路(其再次本地连接至数字信号处理电路)。本地定 时电路被配置为接收基准定时信号,生成对应于基准定时信号的多相定时信号,并且将该 多相定时信号输出到数字信号处理电路。又进一步的实施方式包括用于生成多相定时信号的方法。示例方法包括由本地连 接至数字信号处理电路的定时电路接收基准定时信号;由定时电路生成对应于基准定时信 号的多相定时信号;并且将该多相定时信号输出到数字信号处理电路。图IA中所示的第一基本配置示例的定时生成电路100_1包括单个高速信号处理 器 140。本地定时电路可以是与多个数字信号处理电路分别配对的多个本地定时电路中 的一个,所述多个本地定时电路均对于相应多个数字信号处理电路本地地生成多相定时信 号。例如,图IB中所示的第二基本配置示例的定时生成电路100_2包括多个高速信号处理 器140。本地定时再现器120以一一对应的方式针对多个高速信号处理器140中的每一个 而提供,并且将一个基准定时发生器110公共地提供给多个本地定时再现器120。在下文 中,将这种配置也称为“一对一分配配置”。通过允许基准定时发生器110由多个(在此示例中为所有)本地定时再现器120 共享而使得整个配置紧凑。只要由多个本地定时再现器120共享基准定时发生器110,则基 准定时发生器110不必由所有的本地定时再现器120共享,但是该配置中可以包括多个基 准定时发生器110。然而,在这种情况下,电路规模相应地变得更大。本地定时电路也可以是与多个数字信号处理电路配对的多个本地定时电路中的 一个,所述多个本地定时电路均从基准定时电路接收定时信号,所述多个本地定时电路均 基于从基准定时电路接收到的定时信号,为相应的多个数字信号处理电路本地地生成多相 定时信号。图IC图示了这样的示例定时电路与多个数字信号处理电路配对,并为多个数字 信号处理电路本地生成多相定时信号。确切地,图IC中所示的第三基本配置示例的定时生 成电路100_3与第二基本配置示例的相同之处在于包括多(M)个高速信号处理器140,与 第二基本配置示例的不同之处在于针对每一个本地定时再现器120提供多(m(M > m,图中m= 2))个高速信号处理器140。满足M > m意味着使用M/m个本地定时再现器120,其数 量小于高速信号处理器140的总数M。下文将这种配置也称为“一对m分配配置”。例如,每个本地定时再现器120将多相定时信号J2分发给本地定时再现器120附 近的m个高速信号处理器140。远端高速信号处理器140从该高速信号处理器140附近提 供的本地定时再现器120接收多相定时信号J2的分发。在“一对一分配配置”的第二基本配置示例中,尽管本地定时再现器120不把多 相定时信号J2分发给多个高速信号处理器140,但是难以确保用于为每个高速信号处理器 140提供本地定时再现器120的空间是个问题。在这种情况下,如果采用第三基本配置示 例,满足M > m可以解决将多相定时信号J2从一个地方分发到所有M个高速信号处理器 140(该配置也称为“一对M个分配配置”)的情况下的问题,并且也可以解决用于提供本地 定时再现器120的空间的问题。图ID所示的第四基本配置示例的定时生成电路100_4从“一对一分配配置”的第 二基本配置示例的构思和“一对m分配配置”的第三基本配置示例的构思这两者的组合中 产生。该配置适用于这样的情况通过依据本地定时再现器120和高速信号处理器140之 间的距离相应地使用第二基本配置示例和第三基本配置示例,从而避免将多相定时信号J2 分发到远处时的问题,并且解决了用于提供本地定时再现器120的空间的问题。例如,在本地定时再现器120和高速信号处理器140距彼此相对较远的地方,采用 “一对一分配配置”的第二基本配置示例,从而避免将多相定时信号J2分发给处于多个较远 地方的高速信号处理器140时的问题。另一方面,在本地定时再现器120和高速信号处理 器140彼此相对靠近的地方,采用能够减小本地定时再现器120的数量的“一对m分配配 置”的第三基本配置示例。在某些实施方式中,数字信号处理电路接收单相时钟信号和多相时钟信号,并且 将单相时钟信号用于相对低处理速度操作,而将多相时钟信号用于相对高处理速度操作。在其它实施方式中,数字信号处理电路接收多相时钟信号,并且附加数字信号处 理电路接收单相时钟信号,其中所述附加数字信号处理电路将单相时钟信号用于相对低处 理速度操作,并且数字信号处理电路将多相时钟信号用于相对高处理速度操作。例如,图IE 中所示的第五基本配置示例的定时生成电路100_5在第一基本配置示例的定时生成电路 100_1的基础上进一步包括标准信号处理器150。尽管未在图中示出,也可以做出在第二到 第四基本配置示例的定时生成电路100_2、100_3和100_4的基础上进一步包括标准信号处 理器150的配置。甚至通过彼此相关联(最好一一对应)地提供本地定时再现器120和高 速信号处理器140以应对无需高速执行的信号处理是不必要的(过度应对)。因此,在这种 情况下,标准信号处理器150基于基准定时信号JO自身执行信号处理。基准定时发生器110生成基准定时信号J0,该基准定时信号JO是用作整个系统的 基础的定时信号,并例如提供至本地定时再现器120和标准信号处理器150。该基准定时发 生器110布置在远离高速信号处理器140的地方。基准定时发生器110可以是任何类型, 只要其能够生成基准定时信号JO即可,并且基准定时发生器110可以采用各种电路配置。 例如,最好其由锁相环(PLL)或延迟锁定环(DLL)构成。作为从基准定时发生器110提供至各个本地定时再现器120的基准定时信号J0, 使用触发频率低于整个高速信号处理器140的触发频率(频率)的信号。
7
例如,如果高速信号处理器140输出具有高频的信号,则整个高速信号处理器140 的触发频率是指输出信号的频率。如果高速信号处理器140内部的操作频率不管高速信号 处理器140是否输出信号(输出信号的频率在某些情况下为低)都为高,则整个高速信号 处理器140的触发频率是指其内部的操作频率。作为基准定时信号J0,可以利用电压控制振荡器(VCO)的控制电压和电流控制振 荡器(CCO)的控制电流。此外,例如可以利用从PLL、DLL或另一振荡电路输出的相对低速 的输出时钟,或者从外部输入至PLL、DLL或另一振荡电路的基准时钟。还可以仅使用从外部输入的基准时钟作为基准定时信号J0。在这种情况下,在实 际状况下,基准定时发生器110是不必要的,并且用于将基准定时信号JO提供至各个地方 的本地定时再现器120的线路用作基准定时提供单元。从本地定时再现器120看,基准定时信号JO例如对应于本地定时再现器120生成 多相定时信号J2所需要的振荡控制信息和延迟量控制信息以及用于多相定时信号J2的相 位对准的定时信息(用于同步的脉冲锁定脉冲)。作为振荡控制信息和延迟量控制信息, 使用电压或电流的信号。作为锁定脉冲,使用这样的脉冲信号其触发频率低于高速信号处 理器140中所使用的信号的触发频率。在本实施方式中,作为基准定时信号J0,可以使用这些信号中的任何一个或所有。 即,可以任意地组合并使用各种基准定时信号J0。在这种情况下,至少基准定时发生器110 的振荡电路和本地定时再现器120的电路共享控制电压或控制电流。如果两个电路使用的 器件特性没有变化,则通过控制电压或控制电流的共享,从这两个电路输出的脉冲信号的 频率可以彼此相等。然而,如果器件特性涉及变化,则即使在共享控制电压或控制电流的时候,也可能 不能使这两个电路输出的脉冲信号的频率彼此相等。作为针对其的对策,除了控制电压或 控制电流之外,最好还向本地定时再现器120提供用于相位对准的定时信号(锁定脉冲)。本地定时再现器120布置在高速信号处理器140附近,并基于来自基准定时发生 器110的基准定时信号JO而再现(生成)高速信号处理器140所需要的多相定时信号J2。 本地定时再现器120是用以生成由具有彼此不同相位的多个时钟信号所构成的多相定时 信号J2(多相时钟)的多相时钟发生器的一个示例。本地定时再现器120可以是任何类型,只要其可以生成多相定时信号J2即可,并 且本地定时再现器120可以采用各种电路配置。例如,它最好由基于环形缓冲器的振荡电 路或基于延迟受控的缓冲器链的延迟线构成。在使用环形缓冲器和使用延迟线这两种情况 下,最好允许用于相位对准的定时信号(锁定脉冲)的供应的接收,以便即使在基准定时发 生器110的振荡器210和本地定时再现器120之间的各个器件特性存在变化的时候,通过 控制电压或控制电流的共享,也可以使得从各个电路输出的脉冲信号的频率彼此相等。从本地定时再现器120提供至高速信号处理器140的多相定时信号J2是用作用 于在高速信号处理器140中执行高速处理的基础的定时信息。然而,形成多相定时信号J2 的各个定时信号是触发频率低于高速信号处理器140中所用信号的触发频率的信号。更确 切地,多相定时信号J2由于多个时钟信号的组合而具有多个时钟相位。换言之,多相定时 信号J2是这样的信号尽管各个时钟信号的频率较低,但是可以通过各个时钟信号的相位 组合将整体上高速的定时信息提供给高速信号处理器140。该多相定时信号J2由具有高速信号处理器140所需要的相位关系的多个时钟信号构成,或者通常由以均等间隔具有彼此 不同相位的多个时钟信号构成。本地定时再现器120基于基准定时信号JO生成多相定时信号J2。从而可以生成 精确、高速的定时信息,并且可以将各个定时信号的触发频率设置得低于高速信号处理器 140中所使用的信号的触发频率。因此,可以降低功耗,并且可以提升最大工作频率。高速信号处理器140是用以实现执行高速处理所需要的功能的功能块或电路单 元。高速信号处理器140例如对应于高速并串转换电路、高速串并转换电路、计数器电路或 中央处理单元(CPU)等中所用的计算电路。标准信号处理器150是基于来自基准定时发生器110的基准定时信号JO来操作 的电路单元,并且其为用于以比高速信号处理器140的速度更低的速度执行数字信号处理 的低速信号处理器的一个示例。换言之,标准信号处理器150是用以实现执行不是高速而 是标准速度的处理所需要的功能的功能块或电路单元。在具有这种配置的定时生成电路100中,基准定时发生器110布置在远离高速信 号处理器140的位置,而本地定时再现器120布置在高速信号处理器140附近。此外,首先, 将触发频率比高速信号处理器140中所用信号的触发频率(频率)更低的基准定时信号JO 从基准定时发生器110发送至本地定时再现器120。基于该基准定时信号J0,用作高速信 号处理器140中高速处理的基础的多相定时信号J2由本地定时再现器120生成。通过将具有低触发频率的这种多相定时信号J2提供至高速信号处理器140,相比 于将具有与高速信号处理器140中所用信号的触发频率相同的触发频率的基准定时信号 从基准定时发生器110提供至高速信号处理器140的情况,可以抑制功耗,并可以实现高速 处理。例如,当期望电路操作速度提升和功耗降低时,可以由基准定时发生器110生成 以均等间隔具有彼此不同相位的多相定时信号J2,作为用作高速操作的基础的时钟信号, 并且布置在相当远的位置处的高速信号处理器140使用该多相定时信号J2。这使得可以通 过降低电路的触发频率而取得功耗降低,并且通过组合多相时钟信号的各个边沿而获得高 速定时基准。然而,在这种情况下,为了通过基准定时发生器110生成多相时钟并且以正确维 持各个相位关系的方式将该多相时钟分发给需要执行高速操作的高速信号处理器140,与 电路设计、电路布置(布局)等有关的实施方案变得复杂。因此,调整工作花费很长时间。 结果,引起诸如多相时钟信号的特性恶化(相位变化、抖动等)以及用于时钟分发的布局面 积增大之类的缺点。因此,变得难以取得电路速度提升和功耗降低的效果。具体地,在提供多个高速信号处理器140的情况下,通常难以在短距离内布置基 准定时发生器Iio和所有的高速信号处理器140,由此其问题变得更加明显。即使在高速信号处理器140的数量为一个的时候,基准定时发生器110由于布局 的限制也不一定可布置在高速信号处理器140附近。此外,在某些情况下,基准定时发生器 110不仅生成用于高速信号处理器140的多相定时信号J2,而且生成另一功能块和电路单 元(例如,标准信号处理器150)所使用的基准定时信号。在这种情况下,由于诸如多相时 钟信号的特性恶化以及用于时钟分发的布局面积增大之类的缺点,因而难以取得电路速度 提升和功耗降低的效果。
相比之下,在本实施方式的机制中,多相定时信号J2未分发至各个高速信号处理 器140。而是,基准定时发生器110将用作基础的频率和相位信息分发给布置在各个高速信 号处理器140附近的本地定时再现器120,并且在期望以低功耗实现高速功能处理的各个 高速信号处理器140的附近高精度地本地再现和提供多相定时信号J2。这消除了诸如多相 时钟信号的特性恶化以及用于时钟分发的布局面积增大之类的缺点,并允许实现电路速度 提升和功耗降低的效果。下面描述特定机制。在下列描述中,当基于实施方式的种类区分功能元件时,将大 写字母的参考下标赋予该功能元件。当未具体区分功能元件时,省略赋予该参考下标。这 也适用于附图。<第一实施方式>[整体配置]图2是用于说明根据本发明第一实施方式的定时生成电路100的图。图2是这样 的示例其中,锁相脉冲信号是锁相环电路的时钟输出,本地定时电路包括含有多个延迟元 件的环形缓冲器,并且控制信号是基于锁相环电路的电压或电流控制信号的电压或电流控 制信号。首先,第一实施方式的定时生成电路100D将具有基于PLL的配置的单元用作基准 定时发生器110D。第一实施方式的基准定时发生器IlOD包括振荡器210 (OSC)、分频器220、相频检 测器230 (PFD)、电荷泵单元240 (CP)、环路滤波器单元250和缓冲器单元沈0。作为振荡器210,可以采用电压控制振荡器电路(VCO)或者电流控制振荡器电路 (电流控制振荡器(CCO))。除非进行具体注明,否则下列描述基于采用电流控制振荡器电 路的假设。由电流控制振荡器电路构成的振荡器210使用通过将多级的振荡器组成元件级 联为环形结构而形成的基于环形缓冲器的振荡电路。确切地,单元延迟元件212 (也称为延 迟单元和延迟级)用作振荡器组成元件,并且它们是级联的。在此配置中,作为一个示例, 使用五个单元延迟元件212,并且将缓冲器电路用作单元延迟元件。当区分第α级的单元 延迟元件212时,将参考下标α赋予该单元延迟元件212。这也适用于后面所述的其它单 元延迟元件。振荡器210用作作为连接的负反馈部分,并且其在操作中由于归因于内部RC组件 (阻性组件和容性组件)的相移而用作正反馈部分,以便可以在整体上构成差分环形振荡 器。例如,各个单元延迟元件212级联,并且最后一级的单元延迟元件212的输出信号返回 到第一级的单元延迟元件212的输入。差分时钟信号(500Mhz)从基准定时发生器IlOD的 振荡器210的各个单元延迟元件212输出,并且将这些信号提供至后级的各单元延迟元件 212。为了阐述“振荡器210用作作为连接的负反馈部分”,将符号“反相输入”赋予任一级 (作为一个示例,第一级)的单元延迟元件212的输入。每个单元延迟元件212 (缓冲器电路)可以是任何类型,只要其是具有允许延迟控 制的配置的元件即可。例如,它可以通过使用两个晶体管(例如,场效应晶体管)形成的 差分电路来构成。尽管未在附图中示出,但是例如,一个晶体管的栅极G用作同相输入端 (Vin+),而其漏极D经由阻性元件连接至电源Vdd,并用作反相输出端(Vout-)。此外,另一
10晶体管的栅极G用作反相输入端(Vin-),而其漏极D经由阻性元件连接至电源Vdd,并用作 同相输出端(Vout+)。另外,各个晶体管的源极S公共连接,并经由电流值可变型的电流源 而连接至基准电位(例如,地电位GND)。电流值可变型的电流源接收以电流镜形式(电流镜像比可以是1比1)提供至控 制输入端212in的振荡控制信号CN_1 (=环路滤波器输出电流Ilp),并且将偏置电流提供 至晶体管。通过利用电流值可变型的电流源控制差分电路的偏置电流,控制每个单元延迟 元件212的延迟量,并且控制整体上的振荡频率。各个单元延迟元件212的控制输入端212in公共连接至频率控制输入端210in。 经由频率控制输入端210in提供至各个控制输入端212in的环路滤波器输出电流Ilp用作 振荡控制信号CN_1。振荡控制信号CN_1在电流控制振荡器电路的情况下为振荡控制电流 lent,而在电压控制振荡器电路的情况下为振荡控制电压Vent。分频器220根据需要而予以提供(在基准定时发生器IlOD和本地定时再现器 120D之间实现倍频功能的情况下),并且将振荡器210的输出端输出的输出振荡信号Vout 的振荡频率fcco分频至l/α,以获取分频后的振荡信号Voutl。α是PLL倍频因子(也称 为分频比),并且其是大于等于1的正整数。另外,α最好是可变的,以使得可以改变PLL 输出时钟CK_PLL的频率。就与后面描述的本发明第四实施方式的比较而言,由于基准定时发生器IlOD具 有PLL配置,因此具有的优点在于可以通过提供具有简单配置的分频器220来实现倍频功 能,由此可以将电路规模设置得更小。相频检测器230将从外部提供的基准时钟的相位和频率与来自振荡器210的输出 振荡信号Vout或来自分频器220的分频后的振荡信号Voutl (除非进行注明,否则以下描 述将采用分频后的振荡信号Voutl)进行比较。相频检测器230将指示作为比较结果的相 位差和频率差的误差信号输出为比较结果信号Vcomp。除非进行注明,否则从外部提供至 相频检测器230的一个输入端的基准时钟也称为外部基准时钟CLK0,而提供至相频检测器 230的另一输入端的另一信号是分频后的振荡信号Voutl。电荷泵单元240依据从相频检测器230输出的比较结果信号Vcomp,允许驱动电 流(称为电荷泵电流Icp)的输入和输出。例如,电荷泵单元240包括电荷泵,其允许从相 频检测器230输出的电荷泵电流Icp的输入和输出;以及电流值可变型的电流源,其用于将 偏置电流Icpbias提供至电荷泵。环路滤波器单元250是平滑器的一个示例,用于对经由电荷泵单元240从相频检 测器230输出的比较信号进行平滑。环路滤波器单元250例如是低通滤波器,其对电荷泵单 元240生成的电荷泵电流Icp进行积分以生成用于控制振荡器210的振荡频率fcco的环 路滤波器输出电流IIP。环路滤波器输出电流IlP用作振荡器210的振荡控制信号CN_1, 并还用作本地定时再现器120的振荡控制信号CN_2。环路滤波器单元250具有与电流输出兼容的配置,以使得与电流控制振荡器电路 所构成的振荡器210相匹配。尽管未在附图中示出,确切地,环路滤波器单元250具有拥有 环路滤波电容Cp的电容器(容性元件)以及拥有电压-电流转换增益Gm的电压-电流转 换器(跨导)。电荷泵的输出公共地连接至电容器的一个端子以及电压-电流转换器的输入端。电容器的另一端子连接至作为基准电位的参考地(GND)。如果PLL配置的基准定时发生器 IlOD由IC (半导体集成电路)构成,则在某些情况下在IC的外部连接电容器,并且MOS晶 体管TR的栅电容在其他情况下用作电容器。在环路滤波器单元250中,基于从电荷泵输出的电荷泵电流Icp,在电容器的一个 端子(即,电压-电流转换器的输入端)生成电压信号(称为电荷泵电压Vcp)。由于该操作是电容器的充电/放电操作,因此环路滤波器单元250用作假定了至 少一个截止频率的低通滤波器,以对来自相频检测器230的比较结果信号Vcomp中等于或 高于预定截止频率的频率分量(也称为滚降频率和极点)进行衰减,并对提供至振荡器210 的振荡控制电流lent进行平滑。通过不仅串联连接电容器而且串联连接具有环路滤波器电阻Rp的阻性元件,作 为低通滤波器的功能可以得到提升。在采用包括一个电荷泵的配置的情况下,通常采用具 有包括该阻性元件的配置。基于从电荷泵输出的电荷泵电流Icp,电压-电流转换器根据电压-电流转换增益 Gm,将在电容器的一个端子(S卩,电压-电流转换器的输入端)生成的电荷泵电压Vcp转换 为电流信号(环路滤波器输出电流IlP)。缓冲器单元260用作环路滤波器单元250和本地定时再现器120D之间的接口,并 且根据需要而予以提供。例如,它通过用作电流缓冲器的电流-电流转换电路来构成。电 流-电流转换电路具有将来自环路滤波器单元250的环路滤波器输出电流Ilp转换成K倍 (K是电流镜像比,且可以是包括1在内的任何值,并且其可以大于或小于1)的功能。在具有这种配置的基准定时发生器IlOD中,经由电荷泵单元240和环路滤波器 单元250将相频检测器230的输出电压Vcomp (其为相位误差信息)转换为振荡控制电流 lent,以便提供至振荡器210。此外,控制从振荡器210输出的输出振荡信号Vout的振荡频 率(=振荡频率fcco),并且其相位与作为输出振荡信号Vout的PLL输出时钟CK_PLL的数 字数据行锁定。在这种配置中,输出与外部基准时钟CLKO锁定的500MHz的脉冲信号(PLL 输出时钟CK_PLL)。该PLL输出时钟CK_PLL用作到本地定时再现器120D的锁相脉冲J0_2, 并还用作到高速信号处理器140的系统时钟CK_sys。与基准定时发生器IlOD中包括的振荡器210类似地,通过使用单元延迟元件272 所形成的基于环形缓冲器的振荡电路来配置第一实施方式的本地定时再现器120D。本地定 时再现器120D是可以输入锁相脉冲J0_2的边沿的电路。即,本地定时再现器120D使用基 于包括具有环形配置的电路的环形缓冲器的振荡器电路(称为本地振荡器),并允许基准 相位边沿到其的输入。作为基准定时发生器IlOD中的单元延迟元件212和本地定时再现器120D中的单 元延迟元件272,最好使用完全相同的元件,并且最好在两种元件之间不存在电路修改。因 此,在本实施方式中,尽管同样把允许到其的边沿输入的电路用作基准定时发生器IlOD中 的单元延迟元件212,但是最好不使用这种边沿输入。单元延迟元件272可以是任何类型,只要其为具有允许延迟控制的配置的元件即 可(与单元延迟元件212类似)。在这种配置中,作为一个示例,使用了五个单元延迟元件 272,并且将缓冲器电路用作单元延迟元件272 (尽管省略了其详细描述)。差分多相定时信 号J2 (500MHz的时钟信号PO P9)从本地定时再现器120D的各个单元延迟元件272输出,
12并且将这些信号提供至后级的单元延迟元件272,并且还提供至高速信号处理器140D (如 后所述)。作为从具有PLL配置的基准定时发生器IlOD提供至本地定时再现器120D的基准 定时信号J0,使用用以决定振荡频率的振荡控制电流J0_1以及具有锁相脉冲J0_2的滚降 的500MHz的PLL输出时钟CK_PLL。振荡控制电流J0_1控制本地定时再现器120D以使得其振荡频率与等于“外部基 准时钟CLKO XPLL倍频因子(α )的频率”的频率(S卩,等于PLL输出时钟CK_PLL的频率的 500MHz)相对应。另外,PLL输出时钟CK_PLL的边沿作为锁相脉冲J0_2输入至本地定时再 现器120D。从而,本地定时再现器120D受控而使得其相位与PLL输出时钟CK_PLL的相位对应。基准定时发生器IlOD和本地定时再现器120D的振荡器210基本上由公共振荡控 制信号进行控制。此外,通过将作为锁相脉冲J0_2的PLL输出时钟CK_PLL提供至本地定 时再现器120来执行相位对准。由此,即使器件特性包含变化时,也可以在没有校正电路等 的情况下使得两者的频率彼此对应。由于本地定时再现器120具有环路配置,因此各个单元延迟元件272中出现的随 机噪声被累积而显现为相当大的相位噪声。然而,在本实施方式中,将锁相脉冲J0_2提供 至本地定时再现器120。由于此性质,因此甚至具有环路配置的本地定时再现器120也可以 减小环路所引起的相位噪声的累积,并可以再现精确的多相定时信号J2。在这种配置中,作为用以将锁相脉冲J0_2的边沿输入到本地定时再现器120D的 电路元件,使用逻辑地切换边沿的电路(如,NAND电路或选择器电路),或者以模拟形式添 加各边沿以形成中间边沿的电路(如,放大器电路或混频器电路构成的加法器电路)。作为布置在本地定时再现器120D附近并需要执行高速处理的高速信号处理器 140D,将采用简单的组合逻辑电路。例如,将用以把并行位数据转换为一位串行数据的并串 转换电路用作高速信号处理器140D。例如,高速信号处理器140D包括系统逻辑单元310、并串转换器320和输出缓冲器 330。系统逻辑单元310例如具有编码器电路(8B10B编码器),其基于来自基准定时发 生器110的系统时钟CK_sys,将八位并行数据转换为十位并行数据。并串转换器320例如是应用于5(ibS的高速数据发送电路的单元,其具有将十位并 行数据转换为一位串行数据的功能。输出缓冲器330以差分信号方式将并串转换器320的并串转换所产生的串行数据 提供至后级电路。例如,可以采用这样的配置提供数量对应于位数的缓冲器元件,并且基 于多相时钟通过选择信号对各缓冲器元件进行切换。确切地,缓冲器元件(在此情况下,十 个元件)布置在开关单元420的前级以及数据保持器410的后级。五对(十个)差分多相时钟信号(500MHz的十个相位时钟信号PO P9)作为多相 定时信号J2从本地定时再现器120D (其中的各个单元延迟元件27 提供至高速信号处理 器140D (其为并串转换电路)。例如,从第一级的单元延迟元件272_1输出PO相时钟信号 和P5相时钟信号。从第二级的单元延迟元件272_2输出Pl相和P6相时钟信号。从第三 级的单元延迟元件272_3输出P2相和P7相时钟信号。从第四级的单元延迟元件272_4输出P3相和P8相时钟信号。从第五级的单元延迟元件272_5输出P4相和P9相时钟信号。本地定时电路由此包含用于接收控制信号并产生多相时钟信号的各个分量的差 分延迟的多个延迟元件。该多个延迟元件也可以被配置为与基准定时电路(从所述基准定 时电路接收控制信号)的延迟元件相匹配。[高速信号处理器的详细配置]图3是用于说明第一实施方式的高速信号处理器140D的配置示例的图。将关于包 括如上所述那样需要执行高速、低功耗工作的并串转换器320的配置示例进行下列描述。高速信号处理器140D的并串转换器320包括数据保持器410、开关单元420和译 码单元430。数据保持器410包括用以保持数据的多个D触发器412。开关单元420包括开 关元件422,其每一个均与相应一个触发器412对应地提供,并依次排它地选择触发器412 的输出。译码单元430控制各个开关元件422的开/关操作。针对十位并行数据中的每一 个提供触发器412和开关元件422。当区分用于第α位的触发器412和开关元件422时, 向其赋予参考下标α。这也适用于稍后所述的其它触发器和开关元件。每个触发器412均与提供至时钟输入端的时钟信号的上升沿同步地捕获和保持 输入数据。对于这种工作,有效的是允许所有触发器412共享定时信号线以决定输入至触 发器412的数据的保持的定时(数据保持定时),从而减小定时信号的布线数量。然而,这 种方案可能引起定时出错的问题(其细节将在稍后描述)。为了避免这种问题,在第一实施方式中,将定义用以控制最后选择的开关元件422 的导通定时的选择信号S的时钟信号作为定义数据保持定时的脉冲而提供至用于首先选 择的位的触发器412。将定义用以控制首先选择的开关元件422的导通定时的选择信号的 时钟信号作为定义数据保持定时的脉冲公共地提供至用于剩余位的触发器412。在图3的示例中,在十个位之中,首先选择第零位,最后选择第九位。因此,将Ρ9相 时钟信号提供至用于第零位的触发器412_0的时钟输入端(向其输入十位数据的DATA0)。 此外,将PO相位时钟信号公共地提供到用于剩余第一 第九位的触发器412_1 触发器 412_9的时钟输入端(向其输入DATAl DATA9)。译码单元430是选择信号发生器的一个示例,其中所述选择信号发生器基于从本 地定时再现器120D提供的多相定时信号J2 (时钟信号PO Ρ9)来生成用以控制各个开关 元件422的导通定时的并行电路选择信号J3(选择信号SO S9)。译码单元430具有与 多相定时信号J2的相数(在此配置中,为10)相同数量的门电路432(在此配置中,为通过 组合AND门和反相器而形成的复合门)。通过在图3中将白圈标记赋予AND门的另一输入 端,来表示用于提供至AND门的另一输入端的PO-相时钟信号的逻辑反相的反相器。译码单元430从本地定时再现器120D接收多相定时信号J2 (500MHz的十相时钟 信号),并且通过各个门电路432生成并行电路选择信号J3 (十相位选择信号SO S9)以 将其提供至对应的开关元件422的控制输入端。确切地,在用于第零位的门电路432_0中,将PO相时钟信号提供至一个输入端子, 而将从反相器对于Pl相时钟信号的逻辑反相所产生的时钟信号提供至另一输入端,从而 生成了选择信号SO。在用于第一位的门电路432_1中,将Pl相时钟信号提供至一个输入端 子,而将从反相器对于P2相时钟信号的逻辑反相所产生的时钟信号提供至另一输入端,从 而生成了选择信号Si。
类似地,在用于第η位的门电路432_η中,将Pn相时钟信号提供至一个输入端子, 而将从反相器对于Ρη+1相时钟信号的逻辑反相所产生的时钟信号提供至另一输入端,从 而生成了选择信号Sn。在用于第九位的门电路432_9中,将Ρ9相时钟信号提供至一个输入 端子,而将从反相器对于时钟信号PO相时钟信号的逻辑反相所产生的时钟信号提供至另 一输入端,从而生成了选择信号S9。开关元件422_η在来自对应的门电路432_η的选择信号处于H电平时导通,从而 选择从对应的触发器412_η的同相输出端Q输出的数据,并将该数据提供至输出缓冲器 330。具有这种配置的高速信号处理器140D的并串转换器320从本地定时再现器120D 接收多相定时信号J2,并通过译码单元430生成并行电路选择信号SO S9。从而,并串转 换器320从保持十位并行数据的触发器412_0 412_9中依次选择一位数据,从而实现高 速并串转换功能。并串转换所获得的串行数据以差分信号方式经由输出缓冲器330而输
出ο[操作]图4是图示用于说明第一实施方式的定时生成电路100D的操作的时序图。在图4的最下行,示出了向本地定时再现器120D提供的500MHz的锁相脉冲 J0_2 ( = PLL输出时钟CK_PLL)的状态。在接下来上面的行,示出了从本地定时再现器120D 输出的作为多相定时信号J2的各个时钟信号PO P9的状态。通过锁相脉冲J0_2的边沿 到本地定时再现器120D(其中第一级的单元延迟元件27 的定期输入,振荡控制电流J0_1 和锁相脉冲J0_2以等间隔准确地控制各个时钟信号PO P9之中的相位,并且本地定时再 现器120D的环路中累积的相位噪声可以得到降低。就与后面描述的本发明第二实施方式的比较而言,与外部基准时钟CLKO同步地 从基准定时发生器IlOD输出的PLL输出时钟CK_PLL用作锁相脉冲J0_2,其提供了外部基 准时钟CLKO的相位噪声的影响通过PLL操作而得到缓解的配置。由此,用以减小源于外部 基准时钟CLKO的相位噪声的效果比第二实施方式中的更高。然而,PLL整体上由于环路所 引起的相位抖动对锁相脉冲J0_2具有影响。在图4中间的行,示出了通过使用多相定时信号J2(时钟信号PO P9)而在高速 信号处理器140D的译码单元430中生成的作为并行电路选择信号J3的各个选择信号SO S9的状态。与多相定时信号J2(时钟信号PO P9)类似地,对于各个选择信号SO S9之 中的相位,同样可以降低相位噪声。在图4上面的行,示出了从系统逻辑单元310提供至并串转换器320的十位并行 数据DATAO DATA9以及经由输出缓冲器330从并串转换器320输出的串行数据的状态。如图3所示,十位并行数据DATAO DATA9由对应位的触发器412_0 触发器 412_9暂存。作为一个示例,所有触发器412_0 触发器412_9可以通过使用时钟信号SO S9之一(时钟信号P0)的上升沿来保持位数据。基本上,如果所保持的十位数据依次被选 择,并通过译码单元430生成的并行电路选择信号J3(选择信号SO S9)而输出,则可以 实现从十位到一位的并串转换的操作。然而,如果将时钟信号PO用作用以决定对于所有触发器412公共的数据保持定时 的定时信号,则输入到各个开关元件422的并行数据的转变定时几乎与定时信号PO的上升沿的定时相同。因此,如果选择所保持的数据DATA0,并且通过从时钟信号PO的上升沿形成 的选择信号SO将其输出,则存在出现所保持的数据DATAO在充分予以确定之前被选择的定 时错误,并且不能精确地输出串行数据的担心。为了避免该问题,在第一实施方式中,不是将时钟信号PO而是将前一相位的时钟 信号P9用作用于触发器412_0保持第零位的位数据DATAO的时钟。这提供了这样的定时 设计选择信号SO可以确信地选择第零位的位数据DATA0。同样对于第一 第九位,也可 以在保持类似关系的情况下,依次将时钟信号PO-I用作用于通过触发器412_@的数据保持 的时钟。然而,在这种情况下,定时信号的布线数量很大。因此,将时钟信号PO公共地用于 第一 第九位,从而将两条实现为定时信号线的数量。时钟信号PO和时钟信号P9之间的相位关系由振荡控制电流J0_1和锁相脉冲 J0_2控制,由此即使在针对各器件之间的变化以及温度和电压状况的改变的时候,其也可 以得到保证。因此,仅通过检查触发器412的最大延时就可以实现确信的定时设计。在第一实施方式中,通过使用多相定时信号J2(时钟信号PO P9),可以将并串 转换器320的各个组成元件(数据保持器410、开关单元420和译码单元430的各个单元) 的操作频率设置为等于或低于整个并串转换器320的操作频率(触发频率、本示例中串行 数据的频率)的一半。并串转换器320的各个组成元件(触发器412、开关元件422)可以 以等于或低于并串转换器320输出串行数据的操作频率的一半(在本示例中,为十分之一) 的操作频率进行操作。因此,作为并串转换电路的最大操作频率可得到提升。换言之,可以 将触发频率设置为等于或低于一半,由此允许低功耗的操作。在第一实施方式中,用电流控制振荡器来构成基准定时发生器1l0D的振荡器210 和本地定时再现器120D。在本地定时再现器120D中,使用与环路滤波器输出电流Ilp对应 的振荡控制电流J0_1,以便再现作为定时信息的频率。此外,使用基准定时发生器1l0D的 振荡器210中输出的相当低速的PLL输出时钟CK_PLL以便再现相位。用以控制振荡器210 的单元延迟元件212的环路滤波器输出电流Ilp基本上与振荡控制电流J0_1相同。基准 定时发生器IlOD提供用以控制其自身振荡器210的各个单元延迟元件212的振荡控制信 号,作为用于控制本地定时再现器120D的每一个单元延迟元件272的延迟量的振荡控制电 流 J0—1。尽管未在图2中示出,但是也可以将电压控制振荡器用于基准定时发生器1l0D的 振荡器210和本地定时再现器120D。在这种情况下,在本地定时再现器120D中,使用振荡 控制电压而不是振荡控制电流J0_1,以便再现作为定时信息的频率,并且使用基准定时发 生器1l0D中振荡器210输出的相当低速的PLL输出时钟CK_PLL,以便再现相位。在任一情况下,通过使用振荡控制电流J0_1或振荡控制电压以便再现多相定时 信号J2的频率,本地定时再现器120D中的振荡电路和基准定时发生器IlOD中的振荡器 210之间的微小频率偏差可得到校正。此外,通过使用基准定时发生器IlOD中的振荡器210 所生成的相当低速的PLL输出时钟CK_PLL以便再现多相定时信号J2的相位,可以减小本 地定时再现器120D中振荡器电路环路中的诸如相位噪声之类的噪声的累积。另外,在第一实施方式中,将与作为本地定时再现器120D的组成元件的振荡器电 路的组成元件(单元延迟元件272)相同的元件用作基准定时发生器1l0D的振荡器210的 组成元件(单元延迟元件212)。因此,尽管使用与环路滤波器输出电流Ilp对应(基本上相同)的振荡控制电流J0_1,但是相比于将不同电路组成元件用作单元延迟元件272和单 元延迟元件212的情况,可以再现各个时钟信号PO P9之中的相位关系正确的多相定时 信号J2,并且可以实现对于基准定时发生器IlOD的功耗降低和最大操作频率提升。〈第二实施方式〉[整体配置]图5是用于说明根据第二实施方式的定时生成电路100的图。图5图示了这样的 示例其中,锁相脉冲信号是基准时钟信号,本地定时电路包括含有多个延迟元件的环形缓 冲器,控制信号是基于锁相环电路的电压或电流控制信号的电压或电流控制信号。与第一实施方式类似地,第二实施方式的定时生成电路100E将具有基于PLL的配 置的单元用作基准定时发生器110E。基于第一实施方式的配置,作为第一修改,将提供至基 准定时发生器IlOE (其中的相频检测器230)的外部基准时钟CLKO (而不是PLL输出时钟 CK_PLL)用作从具有PLL配置的基准定时发生器IlOE提供至本地定时再现器120E的锁相 脉冲J0_2。作为定时生成电路100E的第二修改,将从本地定时再现器120E输出的多相定时 信号J2中的一个(在该配置中,时钟信号P9)(而不是PLL输出时钟CK_PLL)用作提供至 系统逻辑单元310的系统时钟CK_sys。[操作]只要将锁相脉冲J0_2定期提供至本地定时再现器120E,则用作锁相脉冲J0_2 的外部基准时钟CLKO的频率不一定需要等于多相定时信号J2的频率(在该配置中, 500MHz)。此外在第二实施方式中,锁相脉冲J0_2的频率是从基准定时发生器IlOE的振荡 器210输出的PLL输出时钟CK_PLL的频率的1/ α。在使PLL输出时钟CK_PLL的频率与 多相定时信号J2的频率(在此配置中,为500MHz)相等的情况下,除非PLL倍频因子α为 1,否则锁定到本地定时再现器120Ε的周期低于第一实施方式中的周期。即,锁定周期低于 多相定时信号J2的频率(在该配置中,500MHz)。然而,同样在这种情况下,将锁相脉冲J0_2的边沿定期地输入到本地定时再现器 120E(其中第一级的单元延迟元件27 。由此,振荡控制电流J0_1和锁相脉冲J0_2以均 等间隔控制各个时钟信号PO P9之中的相位,并且可以减小本地定时再现器120E的环路 中累积的相位噪声。然而,由于锁定周期低于第一实施方式中的锁定周期,因此减小相位噪声的效果 可能低于第一实施方式中的效果。鉴于此点,最好(但不一定)也使外部基准时钟CLKO的 频率与多相定时信号J2的频率(在此配置中,500MHz)相等,以便使锁相脉冲J0_2的频率 等于多相定时信号J2的频率(在此配置中,500MHz)。在第二实施方式中,PLL总体上的环路所引起的相位抖动对于锁相脉冲J0_2没有 影响,但是外部基准时钟CLKO的相位噪声的影响直接反映为锁相脉冲J0_2的相位噪声。 因此,在第二实施方式中,相比于第一实施方式,最好通过使用包括相对更少噪声的外部基 准时钟CLKO来执行相位对准。这甚至允许第二实施方式也具有能够减小本地定时再现器 120E的环路中出现的相位噪声等的配置。S卩,在第二实施方式中,通过将从外部输入至具有PLL配置的基准定时发生器IlOE的外部基准时钟CLKO用作锁相脉冲J0_2,执行本地定时再现器120E中的相位再现。 这可以减少在本地定时再现器120E的振荡电路中出现的诸如相位噪声之类的随机定时错误。就与稍后所述的本发明的第三实施方式的比较而言,将基于包括可以输入基准相 位边沿的电路的环形缓冲器的振荡器电路用作本地定时再现器120E,由此可以降低锁相脉 冲J0_2的频率。〈第三实施方式〉[整体配置]图6是用于说明根据第三实施方式的定时生成电路100的图。图6图示了这样 的示例其中,锁相脉冲信号是锁相环电路的时钟输出,本地定时电路包括含有多个延迟元 件的延迟线,并且控制信号是基于锁相环电路的电压或电流控制信号的电压或电流控制信号。与第一实施方式类似地,第三实施方式的定时生成电路100F将具有基于PLL的配 置的单元用作基准定时发生器110F。基于第一实施方式的配置,作为第一修改,将采用延迟 受控的延迟线的电路(而不是基于包括可以输入基准相位边沿的电路的环形缓冲器的振 荡电路)用作本地定时再现器120F。第三实施方式的本地定时再现器120F例如由通过级联多个单元延迟元件274所 形成的延迟电路(也称为延迟单元和延迟级)来构成。在此配置中,作为一个示例,使用五 个单元延迟元件274,并且将与单元延迟元件272的缓冲器电路类似的缓冲器电路用作单 元延迟元件274。在本地定时再现器120F中,差分时钟信号(500MHz)从各个单元延迟元件274输 出,并且这些信号提供至后级的单元延迟元件272。就该配置而言,本地定时再现器120F与 第一实施方式中的振荡器210和本地定时再现器120D类似。然而,本地定时再现器120F 的区别在于最后一级的单元延迟元件274_5的输出信号不返回到第一级的单元延迟元件 274_1的输入。作为用以控制本地定时再现器120F的延迟线的延迟量的信号(从各个单元延迟 元件274输出的500MHz的时钟信号PO P9),使用从具有PLL配置的基准定时发生器IlOF 输出的延迟量控制电流或延迟量控制电压(其统一地表示为延迟量控制电流/电压J0_3)。 在将延迟量控制电流用作延迟量控制电流/电压J0_3的情况下,配置可与第一实施方式的 配置类似。然而,在使用延迟量控制电压的情况下,将用作电压缓冲器的电流-电压转换电 路(而不是用作电流缓冲器的电流-电流转换电路)用作缓冲器单元260。可替代地,采用 在电流-电流转换电路的后级包括电流-电压转换电路的配置。此外,作为用以控制本地定时再现器120F的延迟线的相位的信号(从各个单元延 迟元件274输出的500MHz的时钟信号PO P9),与第一实施方式类似地,将PLL输出时钟 CK_PLL用作从具有PLL配置的基准定时发生器IlOF提供至本地定时再现器120F的锁相 脉冲J0_2。在这种情况下,外部基准时钟CLKO的相位噪声的影响未直接反映为锁相脉冲 J0_2的相位噪声。尽管在图中未示出,但是与第二实施方式类似地,可以将外部基准时钟CLKO用作 锁相脉冲J0_2。然而,由于外部基准时钟CLKO的相位噪声的影响与第二实施方式类似地直接反映为锁相脉冲J0_2的相位噪声,因此最好通过使用包含相对更少噪声的外部基准时 钟CLKO来执行相位对准。与第一实施方式的单元延迟元件212类似地,每个单元延迟元件274(缓冲器电 路)例如可具有这样的配置该配置包括通过使用两个晶体管(例如,场效应晶体管)和电 流值可变型的电流源所形成的差分电路。在电流模式下针对电流值可变型的电流源执行控制的情况下,将延迟量控制电流 用作延迟量控制电流/电压J0_3。在电压模式下针对电流值可变型的电流源执行控制的情 况下,将延迟量控制电压用作延迟量控制电流/电压J0_3。在任一情况下,差分电路的偏置 电流受到电流值可变型的电流源的控制,从而各个单元延迟元件274所引起的延迟量得到 控制。[操作]在第三实施方式中,仅仅提供至本地定时再现器120F中第一级的单元延迟元件 274的锁相脉冲J0_2依次经过各个单元延迟元件274延迟以输出为多相定时信号J2 (时 钟信号PO P9)。因此,需要使锁相脉冲J0_2的频率精确地等于多相定时信号J2的频率 (在此配置中,为500MHz)。因此,原则上,与第二实施方式类似地,也可以将外部基准时钟CLKO用作锁相脉 冲J0_2,并使外部基准时钟CLKO的频率等于多相定时信号J2的频率(在此配置中,为 500MHz)。然而,在这种情况下,外部基准时钟CLKO的相位噪声的影响与第二实施方式类似 地直接反映为锁相脉冲J0_2的相位噪声,并且其进一步反映为多相定时信号J2 (时钟信号 PO P9)的相位噪声。在第三实施方式中,由于本地定时再现器120F具有通过级联单元延迟元件274形 成的延迟线配置,因此可以认为其中出现的相位噪声最初处于可忽略的级别。从单元延迟 元件274自身生成的随机噪声转换到相位噪声的量非常小,由此在如同第三实施方式中的 配置中那样通过仅连接单元延迟元件274所形成的配置中,相位噪声是可忽略的。相比之 下,在如同其它实施方式中环路配置那样的环路配置(环形配置)中,这种小相位噪声从一 处传至另一处,并变为较大噪声而在相当长周期中呈现为较大相移(噪声)。此外,在第三实施方式中,将与作为本地定时再现器120F的组成元件的延迟电路 的组成元件(单元延迟元件274)相同的元件用作基准定时发生器IlOF的振荡器210的组 成元件(单元延迟元件212)。用以控制振荡器210的单元延迟元件212的环路滤波器输出 电流I Ip基本上与延迟量控制电流/电压J0_3相同。基准定时发生器1IOF提供用以控制 其自身振荡器210的各个单元延迟元件212的振荡控制信号,作为用于控制本地定时再现 器120F的每一个单元延迟元件274的延迟量的延迟量控制电流/电压J0_3。因此,尽管 使用与环路滤波器输出电流Ilp对应的延迟量控制电流/电压J0_3,但是相比于将不同的 电路组成元件用作单元延迟元件274和单元延迟元件212的情况,可以再现各个时钟信号 PO P9之中的相位关系正确的多相定时信号J2。〈第四实施方式〉[整体配置]图7 10是用于说明根据第 四实施方式的定时生成电路100的图。与包括振荡 器210和利用PLL的第一实施方式不同,第四实施方式的定时生成电路100G(100Ga、100Gb、IOOGcUOOGd)被修改为包括延迟单元观0,并将DLL用作基准定时发生器110G。图7揭示了这样的示例实施方式其中,锁相脉冲信号是延迟锁定环电路的时钟 输出,本地定时电路包括含有多个延迟元件的环形缓冲器,并且控制信号是基于延迟锁定 环电路的电压或电流控制信号的电压或电流控制信号。图8揭示了这样的示例实施方式 其中,锁相脉冲信号是基准时钟信号,本地定时电路包括含有多个延迟元件的环形缓冲器, 并且控制信号是基于延迟锁定环电路的电压或电流控制信号的电压或电流控制信号。图9 揭示了这样的示例其中,锁相脉冲信号是延迟锁定环电路的时钟输出,本地定时电路包括 含有多个延迟元件的延迟线,并且控制信号是基于延迟锁定环电路的电压或电流控制信号 的电压或电流控制信号。图10揭示了这样的示例其中,锁相脉冲信号是基准时钟信号,本 地定时电路包括含有多个延迟元件的延迟线,并且控制信号是基于延迟锁定环电路的电压 或电流控制信号的电压或电流控制信号。更确切地,与第一实施方式类似地,图7所示的第四实施方式(第一示例)的定时 生成电路100( 和图8所示的第四实施方式(第二示例)的定时生成电路100( 将基于包 括可以输入基准相位边沿的电路的环形缓冲器的振荡器电路(本地振荡器)用作本地定时 再现器120( 和120(ib。与第三实施方式类似地,图9所示的第四实施方式(第三示例)的 定时生成电路IOOGc和图10所示的第四实施方式(第四示例)的定时生成电路IOOGd将 基于延迟受控的延迟线的电路用作本地定时再现器120Gc和120Gd。例如,与第三实施方式的本地定时再现器120F类似地,通过级联多个单元延迟元 件282形成第四实施方式的延迟单元280 (也称为延迟单元和延迟级)。在此配置中,作为 一个示例,使用五个单元延迟元件观2,并且将缓冲器电路用作单元延迟元件观2。单元延 迟元件282可以是具有与第三实施方式的单元延迟元件274的配置相同配置的元件。从外部提供至相频检测器230的一个输入端的外部基准时钟CLKO公共地提供至 第一级的单元延迟元件观2_1。最后一级的单元延迟元件^2_end的输出信号用作与外部 基准时钟CLKO相锁定的脉冲信号(DLL输出时钟CK_DLL)。将该脉冲信号提供至相频检测 器230的另一输入端,并也用作到本地定时再现器120G的锁相脉冲J0_2。在第四实施方式(第一示例)的定时生成电路100( 和第四实施方式(第三示例) 的定时生成电路IOOGc中,通过与第一实施方式类似地将DLL输出时钟CK_DLL用作锁相脉 冲J0_2来执行本地定时再现器120G中的相位再现。在这种情况下,外部基准时钟CLKO的 相位噪声的影响不直接反映为锁相脉冲J0_2的相位噪声。相比之下,在第四实施方式(第二示例)的定时生成电路100( 和第四实施方式 (第四示例)的定时生成电路IOOGd中,通过与第二实施方式类似地将外部基准时钟CLKO 用作锁相脉冲J0_2来执行本地定时再现器120G中的相位再现。然而,在第二和第四示例 中,由于外部基准时钟CLKO的相位噪声的影响与第二实施方式类似地直接反映为锁相脉 冲J0_2的相位噪声,因此相比于第一和第三示例,最好通过使用包含相对更低噪声的外部 基准时钟CLKO来执行相位对准。由于没有单元延迟元件282的环路,因此这允许第二和第 四示例中的本地定时再现器120( 和120Gd忽略单元延迟元件282中的相位噪声。此外,与第二实施方式类似地,将定时生成电路100G修改为把本地定时再现器 120G输出的多相定时信号J2中的一个(在此配置中,为时钟信号P9)用作提供至系统逻辑 单元310的系统时钟CK_sys。
20
在第四实施方式中,使得具有DLL配置的基准定时发生器1IOG的延迟单元280中 的延迟线(单元延迟元件282)的级数(定义为β 1)与本地定时再现器120G中的单元延 迟元件272(274)的级数(定义为β 2)不同。这可以通过将外部输入的外部基准时钟CLKO 的频率f_CLK0乘以期望的倍频因子β,实现用以设置本地定时再现器120G输出的多相定 时信号J2 (时钟信号PO Ρ9)的频率f_J2的倍频功能。倍频因子β、外部基准时钟CLKO的频率f_CLK0和本地定时再现器120G输出的多 相定时信号J2 (时钟信号PO P9)的频率f_J2处于β = β 1/ β 2 = f_J2/f_CLK0的关 系。例如,如果外部基准时钟CLKO的频率f_CLK0为IOOMHz且本地定时再现器120G的单 元延迟元件272(274)的级数为5并且需要500MHz的频率f_J2上的振荡,则用25级构成 延迟单元280的延迟线(单元延迟元件282)。[操作]在第四实施方式中,将从基准定时发生器IlOG输出的、通过单元延迟元件282延 迟(锁定)外部基准时钟CLKO所获得的DLL输出时钟CK_DLL用作锁相脉冲J0_2。因此, 与第一实施方式不同,作为PLL整体的环路所引起的相位抖动对锁相脉冲J0_2没有影响。然而,在第四实施方式的基准定时发生器IlOG中,将延迟单元280的单元延迟元 件282的级数β 1设置为“倍频因子β X单元延迟元件272 (274)的级数β 2”,以利用本 地定时再现器120G实现倍频功能。因此,电路规模比分频器220利用PLL配置实现倍频功 能情况下的电路规模更大。〈第五实施方式〉[整体配置]图11是用于说明根据本发明第五实施方式的定时生成电路100的图。图11是这 样的示例其中,锁相脉冲信号是锁相环电路的时钟输出,本地定时电路包括含有多个延迟 元件的环形缓冲器,控制信号是基于锁相环电路的电压或电流控制信号的电压或电流控制 信号,并且数字信号处理电路包含接收多相定时信号的计数器。在第五实施方式的定时生成电路100Η中,将应用了需要高速、低功耗操作的计数 器处理的电路用作布置在本地定时再现器120Η附近并需要执行高速处理的高速信号处理 器 140Η。下列描述将讨论作为整体配置基础的、采用了第一实施方式的定时生成电路100D 的示例。尽管在附图中未示出,但是也可以类似地将高速信号处理器140Η应用于第二至第 四实施方式。基准定时发生器IlOH和本地定时再现器120Η的基本构思遵循第一实施方式。确 切地,将PLL配置用作基准定时发生器110Η,并且将基于包括可以输入基准相位边沿的电 路的环形缓冲器的振荡电路(本地振荡器)用作本地定时再现器120Η。然而,在与高速信 号处理器140Η匹配时,向它们的详细配置添加了变化。 例如,第五实施方式的基准定时发生器IlOH包括振荡器290 (而不是振荡器210)。 振荡器290与第一实施方式的相同之处在于使用了基于环形缓冲器的振荡器电路。然而, 在此示例中,将门电路(在此配置中,为AND门)(而不是缓冲器电路)用作振荡器290中 使用的多个单元延迟元件292。振荡器290用作作为连接的负反馈部分,并且其在操作中由于归因于内部RC组件(阻性组件和容性组件)的相移而用作正反馈部分,以便可以在整体上配置差分环形振荡 器。例如,各个单元延迟元件292 (AND门)级联,并且AND门的一个输入端被上拉。此外, 最后一级的单元延迟元件292的输出信号返回到第一级的单元延迟元件292的输入。单端 时钟信号(500MHz)从基准定时发生器IlOH的振荡器290的各个单元延迟元件292输出, 并且将这些信号提供至后级的单元延迟元件292。为了阐述“振荡器290用作作为连接的 负反馈部分”,作为一个示例,将符号“反相输入”赋予第一级的单元延 迟元件292的输入端。分频器220、相频检测器230、电荷泵单元240和环路滤波器单元250与第一实施 方式中的相同。作为用以控制本地定时再现器120H的振荡频率的信号,使用从具有PLL配置的基 准定时发生器IlOH输出的振荡控制电流或振荡控制电压(其统一地表示为振荡控制电流 /电压J0_4)。在将振荡控制电流用作振荡控制电流/电压J0_4的情况下,配置可与第一 实施方式的配置类似。然而,在使用振荡控制电压的情况下,将用作电压缓冲器的电流-电 压转换电路(而不是用作电流缓冲器的电流-电流转换电路)用作缓冲器单元260。可替 代地,采用在电流_电流转换电路的后级包括电流_电压转换电路的配置。在具有这种配置的基准定时发生器IlOH中,将作为相位误差信息的相频检测器 230的输出电压Vcomp经由电荷泵单元240和环路滤波器单元250转换为振荡控制电流 lent,以便提供至振荡器290。此外,从振荡器290输出的输出振荡信号Vout的振荡频率 (=振荡频率fcco)受到控制,并且其相位与作为输出振荡信号Vout的PLL输出时钟CK_ PLL的数字数据行相锁定。PLL输出时钟CK_PLL用作到本地定时再现器120H的锁相脉冲 J0—2。第五实施方式的本地定时再现器120H包括门电路276和本地振荡器278。门电路276对计数开始信号J4和锁相脉冲J0_2执行逻辑运算,并将逻辑输出提 供至本地振荡器278。在此配置中,作为示例,将AND门用作门电路276。在这种情况下,将 锁相脉冲J0_2的上升沿在计数开始信号J4处于H电平时提供至本地振荡器278。作为本地振荡器278,与基准定时发生器IlOH中包括的振荡器290类似地使用基 于环形缓冲器的振荡器电路。此外,将本地振荡器278修改为可以经由门电路276输入锁 相脉冲J0_2的边沿的电路。即,本地定时再现器120H使用基于包括可以输入基准相位边 沿的电路的环形缓冲器的本地振荡器278。作为本地振荡器278中使用的多个单元延迟元件279,尽管省略了其详细描述,但 是作为一个示例,与振荡器290类似地使用门电路(在此配置中,为AND门)。单端多相定 时信号J2 (500MHz的时钟信号PO P3)从本地振荡器278的各个单元延迟元件279输出, 并且将这些信号提供至后级的单元延迟元件279,并且还提供至高速信号处理器140H(如 稍后所述)。作为从具有环路配置的基准定时发生器IlOH提供至本地定时再现器120H的基准 定时信号J0,使用用以决定本地振荡器278的振荡频率的振荡控制电流/电压J0_4,以及 具有锁相脉冲J0_2的滚降(roll)的、到门电路276的500MHz的PLL输出时钟CK_PLL。作为用以将锁相脉冲J0_2的边沿输入到本地定时再现器120H的电路元件,在第 五实施方式中,使用由AND门配置的门电路276,以便也可以执行利用计数开始信号J4的逻 辑运算。
四个单端多相时钟信号(500MHz的四相时钟信号PO P3)作为多相定时信号J2 从本地定时再现器120H的本地振荡器278 (其中的单元延迟元件279)提供至作为计数器 电路的高速信号处理器140H。例如,PO相时钟信号从第一级的单元延迟元件279_1输出。 Pl相时钟信号从第二级的单元延迟元件279_2输出。P2相时钟信号从第三级的单元延迟 元件279_3输出。P3相时钟信号从第四级的单元延迟元件279_4输出。[高速信号处理器的详细配置]布置在本地定时再现器120H附近并需要执行高速处理的高速信号处理器140H包 括具有译码单元530和数据保持器MO的格雷码计数器520以及输出缓冲器(未示出)。译码单元530是位数据发生器的一个示例,用以基于从本地定时再现器120H提供 的多相定时信号J2(时钟信号PO P; )生成计数器输出的位数据。在此示例中,通过使用 从本地定时再现器120H输出的多相定时信号J2(时钟信号PO P3)执行逻辑处理以生成 格雷码的各个位数据,以便高速信号处理器140H可用作格雷码计数器。例如,译码单元530具有EX-OR门532 (异或门),D触发器534、D触发器536和反 相器538。将反相器538提供在触发器536的时钟输入端。在附图中,通过将白圈标记赋予 时钟输入端来表示用于到触发器536的时钟输入端的信号的逻辑反相的反相器538。数据保持器540包括与用于保持输出自译码单元530的格雷码数据的位数(在此 配置中,四)相同数量的D触发器M2。将计数停止信号J5公共地提供至各个触发器542 的时钟输入端。译码单元530从本地定时再现器120H接收多相定时信号J2 (500MHz的四相时钟 信号PO P; ),并且通过各个逻辑元件(EX-0R门532、触发器534、触发器536、反相器538) 生成格雷码,以便将数据提供至数据保持器540中的对应触发器M2。对于时钟信号P1,译 码单元530在不执行具体逻辑处理的情况下使得其按照原样穿过译码单元530,以便将其 作为第一位的计数数据Dl传给用于数据保持器MO中第一位的触发器M2_l。确切地,在EX-OR门532中,将时钟信号PO提供至一个输入端,而将时钟信号P2提 供至另一输入端。EX-OR门532在这些信号的逻辑值彼此不同时,将其输出设置为H电平。 EX-OR门532的输出作为第零位的计数数据DO提供至用于第零位的触发器M2_0。连接触发器534和触发器536中的每一个,以使得其自身反相输出NQ提供至其自 身D输入端,并且配置为执行1/2分频操作(触发操作)。对于这种状态,即,为了触发器 534和触发器536的同相输出Q可通过反相器经受逻辑反相以便提供至D输入端,在附图 中,通过将白圈标记赋予D输入端来表示反相器。将时钟信号P3公共地提供至触发器534和反相器538。因此,触发器534与时钟 信号P3的上升沿同步地执行1/2分频操作,并且将其同相输出Q作为第二位的计数数据D2 提供至用于第二位的触发器讨2_2。触发器536与时钟信号P3的下降沿同步地执行1/2分 频操作,并且将其同相输出Q作为第三位的计数数据D3提供至用于第三位的触发器M2_3。各个触发器542与计数停止信号J5同步地保持来自译码单元530的四位计数输 出DO D3。具有这种配置的高速信号处理器140H的格雷码计数器520从本地定时再现器 120H接收多相定时信息(500MHz的四相时钟信号PO P3),并通过译码单元530生成计数 数据DO D3。通过使用从本地定时再现器120H的本地振荡器278提供的多相时钟信号
23(时钟信号PO P3),格雷码计数器520实现高速、低功耗计数操作。在本配置示例中,将时钟信号PO P3输入至译码单元530,从而将格雷码计数结 果直接生成为数据DO D3的四位输出。即,通过生成计数输出并具有简单配置的译码单 元530以及用以 保持计数输出的触发器542,实现了四位格雷码计数器。数据保持器540保 持的格雷码的计数数据DO D3经由输出缓冲器(未示出)输出。[操作]图12是用于说明根据第五实施方式的定时生成电路100H的操作的时序图。在图12中下面的行,示出了从本地定时再现器120H输出的作为多相定时信号J2 的时钟信号PO P3的状态。在接下来上面的行中,示出了由多相定时信号J2 (时钟信号 PO P3)的逻辑反相产生的反相的多相定时信号J2B(反相的时钟信号POB P3B)。通过锁相脉冲J0_2经由门电路276到本地定时再现器120H(其中第一级的单元 延迟元件279)的定期输入,通过振荡控制电流/电压J0_4和锁相脉冲J0_2以均等间隔精 确地控制各个时钟信号PO P3之中以及反相的时钟信号POB P3B之中的相位,并且可 以减小本地定时再现器120H的环路中累积的相位噪声。在反相的时钟信号POB P3B上面的行,示出了数据保持器540生成的作为格雷 码的计数数据的位数据DO D3的状态。与多相定时信号J2 (时钟信号PO P3,反相的时 钟信号POB P3B)类似地,对于位数据DO D3之中的相位,相位噪声同样可以得到降低。在图12的最上行,示出了从数据保持器540输出的计数器输出值(格雷码的计数 数据)的状态。响应于计数开始信号J4经由门电路276 (AND门)至本地振荡器278的输入,开始 多相定时信号J2 (时钟信号PO P3)的再现。这被示出在图12中下面的行上的多相定时信号J2(时钟信号PO P3)的波形 中。通过时钟信号PO P3到译码单元530的输入,将格雷码计数结果直接生成为计数数 据DO D3的四位输出。将四位计数输出DO D3输入至数据保持器540的对应触发器542,并由计数停止 信号J5保持。从而,计数输出得到保持和输出。在第五实施方式中,通过使用多相定时信号J2(时钟信号PO P3),可以将格雷 码计数器520的各个组成元件(触发器542和译码单元530的各个元件)的操作频率设置 为等于或低于整个格雷码计数器520的操作频率(触发频率此示例中的计数频率)的一 半。由于可以将所有信号/电路的操作频率设置为等于或低于计数频率的一半,因此作为 计数器电路的最大操作频率可以得到提升。换言之,可以将触发频率设置为等于或低于一 半,由此允许进行低功耗的操作。在上述描述中,作为基准定时发生器IlOH和本地定时再现器120H,采用具有与第 一至第四实施方式中不同的配置的单元。然而,也可以利用第一至第四实施方式中的单元, 并将修改添加到这些单元。例如,可以将第五实施方式的门电路276添加至单元延迟元件 272或单元延迟元件274的前级。当将第一到第四实施方式的高速信号处理器140D 140G 也应用于第五实施方式的高速信号处理器140H(称为固态成像器件1,稍后描述)时,这可 提供并行计数输出数据被转换为串行数据并且输出至后级电路的配置。

<第六实施方式>
[高速信号处理器的详细配置]图13是用于说明根据本发明第六实施方式的高速信号处理器1401的配置示例的 图。尽管未在附图中示出,但是第六实施方式的定时生成电路1001的整体配置与第一实施 方式的相同。然而,高速信号处理器1401包括并串转换器370 (而不是并串转换器320)。 并串转换器370的前级提供了具有与系统逻辑单元310相同配置的系统逻辑单元360(未 示出),并且并串转换器370的后级提供了具有与输出缓冲器330相同配置的输出缓冲器 380。高速信号处理器1401的并串转换器370包括数据保持器460、开关单元470和译 码单元480。数据保持器460包括用以保持数据的多个D触发器462以及多个单元延迟元 件464。开关单元470包括开关元件472,其每一个均与相应一个触发器462对应地提供,并 依次排它地选择触发器462的输出。译码单元480控制相应开关元件472的开/关操作。 触发器462、单元延迟元件464和开关元件472针对每一个十位并行数据而提供。就与第一实施方式的比较而言,数据保持器460对应于数据保持器410,但是区别 在于其包括单元延迟元件464。开关单元470具有与开关单元420相同的配置,并且译码单 元480具有与译码单元430相同的配置。提供单元延迟元件464,以便确保并行电路选择信号J3(十相选择信号SO S9) 和并行数据之间的定时裕度。作为单元延迟元件464,最好使用不仅具有只用以延迟数据的 功能而且具有用以执行并行数据的延迟调节的功能的元件。作为具有用以执行延迟调节的 功能的单元延迟元件464,最好使用与单元延迟元件272(其用于本地定时再现器1201中并 且其延迟受到控制)相同的电路。在这种情况下,与单元延迟元件272类似地,每个单元延 迟元件提供有振荡控制电流J0_1,从而使得能够以准确受控的延迟量进行定时调节。除非 进行具体注明,否则下列描述基于单元延迟元件464与单元延迟元件272相同这一假设。结合数据保持器460在触发器462的后级包括单元延迟元件464这一特点,使得 用以决定数据保持定时的定时信号的线与第一实施方式中的那些线不同。确切地,定义用以控制最后选择的开关元件472的导通定时的选择信号的时钟信 号作为定义数据保持定时的脉冲而公共地提供至用于所有位的触发器462。在附图的示例 中,在十个位之中,首先选择第零位,最后选择第九位。因此,将P9相时钟信号公共地提供 至用于十位数据的所有触发器462_0 462_9的时钟输入端。具有这种配置的高速信号处理器1401的并串转换器370从本地定时再现器1201 接收多相定时信息(500MHz的十相时钟信号),并通过译码单元480生成并行电路选择信号 SO S9。从而,并串转换器370从保持十位并行数据的触发器462_0 462_9依次选择一 位数据,从而实现高速并串转换功能。[操作]图14是用于说明第六实施方式的定时生成电路1001的操作的时序图。在图14的最下行,示出了提供至本地定时再现器1201的500MHz的锁相脉冲 J0_2 ( = PLL输出时钟CK_PLL)的状态。在接下来上面的行,示出了从本地定时再现器1201 输出的作为多相定时信号J2的各个时钟信号PO P9的状态。通过锁相脉冲J0_2的边沿 到本地定时再现器1201(其中第一级的单元延迟元件27 的定期输入,通过振荡控制电流 J0_1和锁相脉冲J0_2以均等间隔精确地控制各个时钟信号PO P9之中的相位,并且可以减小本地定时再现器1201的环路中累积的相位噪声。在图14的中间行,示出了高速信号处理器1401的译码单元480通过使用多相定 时信号J2(时钟信号SO S9)所生成的作为并行电路选择信号J3的各个选择信号SO S9的状态。与多相定时信号J2(时钟信号SO S9)类似地,对于各个选择信号SO S9之 中的相位,同样可以减小相位噪声。在图14上面的行,示出了从系统逻辑单元360提供到并串转换器370的十位并行 数据DATAO DATA9以及经由输出缓冲器380从并串转换器370输出的串行数据的状态。如图13所示,十位并行数据DATAO DATA9由对应位的触发器462_0 462_9暂 时保持。所有触发器462_0 462_9都将可以使用时钟信号PO P9之一(时钟信号P0) 的上升沿来保持位数据。基本上,如果通过译码单元480所生成的并行电路选择信号J3 (选 择信号SO S9),依次选择并输出所保持的十位数据,则可以实现从十位到一位的并串转 换操作。然而,在对于所有触发器462公共地将时钟信号PO用作用以保持十位数据的时钟 的情况下,如果通过从时钟信号PO的上升沿形成的选择信号SO来选择所保持的数据DATAO 并将其输出,则存在出现这样的担心所保持的数据DATAO在予以充分确定之前被选择的 定时错误,并不能精确地输出串行数据。作为针对其的对策,在第一实施方式中,不是将时钟信号PO而是将前一相位的时 钟信号P9用作用以通过触发器412_0保持第零位的位数据DATAO的时钟。在这种情况下, 作为用以决定数据保持定时的定时信号的线,需要两种种类的线,由此定时信号线的路由 可能成为问题。相比之下,在第六实施方式中,为了用以决定数据保持定时的定时信号线的种类 数量可以为1,将与单元延迟元件272相同的单元延迟元件464提供在触发器462的后级, 并且将P9相定时信号用作用以决定数据保持定时的定时信号。因此,确保将输入到各个开 关元件472的并行数据的转变定时从定时信号时钟信号P9的上升沿延迟了单元延迟元件 464所引起的延迟量。另外,如果与单元延迟元件272类似地将与单元延迟元件272相同的 元件用作单元延迟元件464并且单元延迟元件464的延迟量也受到振荡控制电流J0_1控 制,则可以通过正确受控的延迟量来执行定时调节。由于此性质,尽管将时钟信号P9用作用以对于所有触发器462共同保持并行数据 的时钟并且所保持的数据DATAO通过从时钟信号P9的上升沿形成的选择信号SO而被选择 和输出,但是所保持的数据DATAO可以在予以充分确定之后被选择,并且可以精确地输出 串行数据。第六实施方式还提供了可以通过选择信号SO确信地选择第零位的位数据DATAO 的这种定时设计。<各个实施方式的操作和效果的总结>根据第一 第六实施方式的描述,取得下列结论。1)在各实施方式中,基准定时发生器110可以布置在远离各个高速信号处理器 140的位置。将基准定时信号JO从基准定时发生器110提供至布置在各个高速信号处理器 140的每一个附近的本地定时再现器120。此外,本地定时再现器120本地再现多相定时信 号J2,并将其提供至高速信号处理器140。这种配置可以降低需要执行高速处理的高速信号处理器140(即,并串转换电路、串并转 换电路、计数器电路、CPU中使用的计算电路等)中 的时钟信号等的触发频率,并且可以提升各个电路的最大操作速度。2)用作锁相脉冲J0_2和多相定时信号J2的、到基准定时发生器110的外部基准 时钟CLKO的触发频率得到降低。由此,基准定时发生器110和本地定时再现器120的启动 比得到降低,这使得能够进行低功耗的电路操作。3) 一般,对于诸如大规模集成电路(LSI)之类的散布(dot)在半导体集成电路内 部的高速电路块,为其高速操作生成高速时钟信号。因此,时钟分发电路将高速时钟信号分 发给各个电路所消耗的功率较高。相比之下,本实施方式的机制消除了分发高速时钟信号 的需要,由此可以取得整个半导体集成电路的功耗降低。4)也可以在基准定时发生器110中生成多相时钟信号(而不是高速时钟信号)。 然而,同样在从基准定时发生器110分发多相时钟信号的情况下,为了正确地维持各个时 钟信号之中的相位,电路设计和布局的实施方案以及调节工作需要大量劳动。结果,电路面 积可能变得更大,并且功耗增加。相比之下,在本实施方式中,不需要将作为多相时钟信号 的多相定时信号J2从基准定时发生器110直接分发给各个高速信号处理器140。由此,可 以实现功耗减小和面积减小,而没有上述缺点。5)在与4)的关系中,同样在用以生成基准时钟的基准定时发生器110中可以生成 低速脉冲信号(而不是各个高速信号处理器140中所需要的高速时钟)。因此,也可以取得 基准定时发生器110 (PLL、DLL等)的最大操作频率提升和功耗降低。6)由于例如用于基准定时生成的PLL、DLL等中所用的振荡电路和本地定时再现 器120的电路之间的器件特性的变化,因此即使在共享控制电压或控制电流的时候,也可 能不能使得从这两个电路输出的脉冲信号的频率彼此相等。从而,在某些情况下,需要频率 校正电路等。相比之下,在本实施方式中,通过除了控制电压或控制电流之外还将低速锁相脉 冲J0_2提供至本地定时再现器120来执行相位对准。由此,如果从本地定时再现器120输 出的多相定时信号J2的频率与锁相脉冲J0_2的频率相等,则可以在没有校正电路等的情 况下使得两者的频率彼此对应。如果多相定时信号J2的频率是500MHz,则例如也可以将低于500MHz的频率用 作锁相脉冲J0_2的频率。然而,在这种情况下,由于基准定时发生器110的振荡器电路 的频率和本地定时再现器120的振荡器电路的频率之间的偏差而会出现操作故障。例 如,根据一般文档的测试产品示例和报告示例,将会出现大约2%的振荡频率偏差。S卩,在 500Mhz (2ns)的情况下,周期在本地定时再现器120的振荡器中可能为2. 04ns,并且50个 周期产生与原始的一个周期相等的偏差。由此,可以认为,频率在锁相脉冲J0_2具有等于 或低于1/50的频率的情况下含有偏差。例如,在将5MHz的外部基本时钟乘以100以形成 500MHz并将5MHz用作锁相脉冲J0_2的情况下,可能出现这种现象。此外,如果将低频用作 锁相脉冲J0_2,则即使在该频率等于或高于1/50时,在相位对准中仍会出现大的相位变化 (噪声)。由此,即使可以使得频率彼此对应,也将会出现高速信号处理器等中的定时错误 的问题。7)将锁相脉冲J0_2供应至本地定时再现器120提供了下列额外的有益效果。确 切地,当本地定时再现器120具有环路配置时,可以降低环路引起的相位噪声的累积,并且可以再现精确的多相定时信号J2。 8)在实施方式中,如果高速信号处理器140通过其频率低于高速信号处理器140 的输出信号的频率的多相定时信号J2而高速操作,则本地定时再现器120布置在高速信号 处理器140附近,以便确保电路操作的定时裕度。此外,作为本地定时再现器120的器件, 将单元延迟元件272等(其延迟受控于与用以控制基准定时发生器110的振荡电路(振荡 器210、280、290)的信号基本上相同的信号)用于执行定时调节。因此,可以实现高速操作 中具有小定时裕度抑制的定时设计。<对于电子装置的应用的示例>图15是用于说明作为应用了针对第一 第六实施方式所述的定时生成电路100 的电子装置的一个示例的固态成像器件的图。图15示出了作为一种形式的固态成像器件 的CMOS固态成像器件(CMOS图像传感器)的基本配置图。定时生成电路100也可以应用于并入了该固态成像器件的成像设备。在这种情况 下,作为成像设备,可以取得与固态成像器件的效果相同的有益效果。术语“成像设备”例 如是指相机(或相机系统)或具有成像功能的装置。此外,术语“成像”不仅包括通常相机 摄像中图像的捕获,而且包括广泛意义上的指纹检测等。固态成像器件也是半导体器件的 一个示例。固态成像器件例如用作便携式终端(如,蜂窝电话和便携式笔记本型个人计算 机)中的成像单元。固态成像器件1具有以二维矩阵方式排列多个单元像素3的像素阵列单元10。在 图15中,为了便于表示,示出了单元像素3,而省略了其行和列的部分。然而,在每一行和每 一列上实际布置了几十行至几千行的单元像素3。像素信号电压Vx从单元像素3经由垂直 信号线19逐列输出。在垂直信号线19的像素信号电压Vx中,作为时间序列,在作为基准电平的包括像 素信号噪声的复位电平Srst之后出现信号电平Ssig。信号电平Ssig等于通过将信号分 量Vsig加至复位电平Srst所获得的电平,并且根据Ssig ( = Srst+Vsig)-Srst获得信号 分量Vsig0固态成像器件1进一步具有列AD转换单元26,在该列AD转换单元26中,与各列 并行地提供用于相关双采样(CDS)处理和数字转换的AD转换器750。固态成像器件1进一步包括驱动控制器7 ;读出电流源单元24,其包括负载M0S, 用以提供用于将像素信号读出到单元像素3的操作电流;基准信号发生器27,其将用于AD 转换的基准信号SLP_ADC提供至列AD转换单元26 ;以及输出单元28。驱动控制器7包括水平扫描器12 (列扫描电路)、垂直扫描器14 (行扫描电路)以 及通信和定时控制器20,所述通信和定时控制器20用于实现依次读出像素阵列单元10的 信号的控制电路功能。水平扫描器12具有用以控制列地址和列扫描的水平地址设置单元、水平驱动器 等(但是未在附图中示出),并且指定应当在数据传输操作中读出的数据的列位置。垂直扫 描器14具有用以控制行地址和行扫描的垂直地址设置单元、垂直驱动器等(但是未在附图 中示出)。水平扫描器12和垂直扫描器14响应于从通信和定时控制器20给出的控制信号 CNl和CN2而启动行和列的选择操作(扫描)。通信和定时控制器20包括定时发生器(读出地址控制器件的一个示例)的功能土夬,其将与经由端子如输入的主时钟MCK相同步的时钟提供到器件中的各个单元(扫描器 12和14以及列AD转换单元沈)。此外,通信和定时控制器20包括通信接口的功能块,其 接收经由端子fe从外部主控制器提供的主时钟MCK以及经由端子恥从外部主控制器提供 的并指引操作模式等的数据,并将包括关于固态成像器件1的信息的数据输出到外部主控 制器。通信和定时控制器20具有时钟转换器20a,其为用以生成内部时钟的时钟转换器 的一个示例;以及系统控制器20b,其具有通信功能和用以控制各个单元的定时的功能。时 钟转换器20a包括乘法器电路,其基于从端子fe输入的主时钟MCK,生成频率比主时钟频率 MCK的频率更高的脉冲,并且生成内部时钟(如,AD时钟CKcnt和DAC时钟CKdac)。输出单元观具有信号放大器802 (S· A)和数字接口单元806 (DIF)。信号放大器 802检测作为用于数据传输的信号线(传输线)的水平信号线18上的信号(尽管其为数字 数据,但其具有小幅值)。数字接口单元806介于信号放大器802和外部电路之间,并具有 与外部电路以接口方式连接的功能。数字接口单元806的输出连接至输出端5c,并且视频 数据输出至后级电路。在输出单元观中,根据信号放大器802和数字接口单元806之间的需要,可以提 供用以执行各种数字计算处理的数字计算单元804(如附图中虚线所示)。例如,数字计算 单元804用在彼此分离地水平传输P相和D相数据之后执行⑶S处理的情况下,并且还用 在水平方向上执行加/减处理的情况下。单元像素3经由用于行选择的行控制线15而连接至垂直扫描器14,并经由垂直信 号线19连接至针对列AD转换单元沈中的每一个垂直列所提供的AD转换器750。行控制 线15是指从垂直扫描器14进入像素的所有线。作为AD转换器750中的AD转换系统,根据电路规模、处理速度(速度提升)、分辨 率等视角,已经设计了各种系统。作为一个示例,采用AD转换系统(其也称为基准信号比 较型、斜率积分型或斜坡信号比较型)。利用该技术,可以以简单的配置实现AD转换器,由 此即使在并行提供AD转换器的时候,电路规模也不会变大。在基准信号比较型的AD转换 中,基于从转换开始(比较处理开始)到转换结束(比较处理结束)的时间,决定计数操作 有效时段Ten (在此配置中,指示该时段的计数使能信号EN),并且基于该时段中的时钟数, 将处理对象信号转换为数字数据。作为采用基准信号比较型的AD转换系统的情况下的构思,也可以与列(对于每一 个像素列)并行地提供基准信号发生器27。这例如对应于采用如下配置的情况其中,针 对每一个像素列提供比较器和基准信号发生器,并且对应列的基准信号发生器基于同一列 的比较器的比较结果依次改变基准信号的值。然而,该配置增大了电路规模和功耗。因此, 本申请示例采用这样的配置其中,将基准信号发生器27公共地用于所有列,并且基准信 号发生器27生成的基准信号SLP_ADC由各个像素列的AD转换器750共享。为此,基准信号发生器27具有DA转换器770 (数模转换器(DAC))。DA转换器770 与根据来自通信和定时控制器20的控制数据CN4所指示的初始值的DAC时钟CKdac同步, 并以控制信号CN4所指示的斜率(变化率)生成基准信号SLP_ADC。尽管省略了其详细配 置的描述,但是例如将采用利用计数器电路的计数输出数据的配置。基准信号SLP_ADC可 以是任何类型,只要其具有在整体上以某一斜率线性变化的波形即可。这种变化可以是光滑斜率的形式,或者可以是序列阶梯的形式。为了执行基准信号比较型的AD转换,AD转换器750包括比较器752 (COMP)、计数 操作时段控制器753 (EN生成)和计数器单元754。在基准信号比较型的AD转换中,基于比较器752在基准信号SLP_ADC和像素信号 电压Vx之间的比较结果来决定计数操作有效时段Ten (指示该时段的信号是计数使能信号 EN),并且基于计数使能信号EN有效的时段中AD时钟CKcnt的时钟数,将模拟处理对象信 号转换为数字数据。基准电平(复位电平Srst)的处理将被称为预充电相位(经常缩写为P相)的处 理,而信号电平&18的处理将被称为数据相位(经常缩写为D相)的处理。如果D相处理 在P相处理之后执行,则D相处理是与通过将信号分量Vsig加至复位电平Srst所获得的 信号电平kig有关的处理。关于如何决定计数操作有效时段Ten以及是否要在AD转换器750中执行差分处 理(⑶S处理),本受托人已提出了基准信号比较型的各种AD转换系统。基本上,这些系统 也可以用于固态成像器件1中。在任何处理示例中,将基准信号SLP_ADC提供至电压比较器,并且将经由垂直信 号线19输入的模拟像素信号与基准信号SLP_ADC进行比较。当计数操作有效时段Ten — 开始,开始时钟信号的计数。从而,对指定的计数操作有效时段Ten中的时钟数进行计数, 从而执行AD转换。作为计数器单元754,采用能够在向上计数模式和向下计数模式(向上/向下计数 器)之间进行切换的组件。使用向上/向下计数器能够在不增大电路规模的情况下取得帧 速率提升。此外,在示例中,在逐列的基础上提供的计数器单元7M的后级提供包括用于水 平传输的锁存器757(存储器)的数据存储单元756。比较器752将基准信号发生器27生成的基准信号SLP_ADC与经由垂直信号线 19 (HI, H2,...,Hh)从所选行上的单元像素3获得的模拟像素信号电压Vx进行比较。比 较器752在基准信号SLP_ADC与像素信号电压Vx对应时,将比较脉冲Co (比较器输出)反 相。控制信号CN5从通信和定时控制器20输入至各个AD转换器750的计数器单元 754。控制信号CN5指定关于计数器单元7M在向下计数模式下还是在向上计数模式下执 行P相和D相计数处理、P相计数处理中初始值Dini的设置、复位处理等的其它条控制信
息与其它比较器752的输入端(+)公共地将基准信号发生器27生成的基准信号 SLP_ADC输入至比较器752的一个输入端(+)。将对应垂直列的垂直信号线19连接至另一
输入端(_),并将来自像素阵列单元10的像素信号电压Vx单独地输入到所述另一输入端 ㈠。与其它计数器单元7M的时钟端子CK公共地将AD时钟CKcnt从通信和定时控制 器20输入到计数器单元754的时钟端子CK。如果未提供数据存储单元756,则将控制脉冲 经由控制线12c从水平扫描器12输入至计数器单元754。计数器单元7M具有用以保持计 数结果的锁存功能,并保持计数器值,直到向其输入了来自控制线12c的控制脉冲的指令 为止。
本申请示例的固态成像器件1被配置为通过使用与半导体集成电路制造技术类 似的技术,以集成方式将驱动控制器7的各个元件(如,水平扫描器12和垂直扫描器14) 连同像素阵列单元10—起形成在半导体区(如,单晶硅)中所获得的所谓的单片器件(在 同一半导体衬底上提供的器件)。固态成像器件1可具有形成为一个芯片的形式,其中各个单元以此方式集成地形 成在半导体区中。可替代地,尽管未在附图中示出,但是在除了各种信号处理器(如,像素 阵列单元10、驱动控制器7和列AD转换单元26)之外还包括光学系统(如,拍摄镜头、光学 低通滤波器和红外截止滤波器(infrared cut filter))的状态下,固态成像器件1可以具 有通过统一封装这些组件所获得的并具有成像功能的模块的形式。在各个AD转换器750的输出侧,例如可以将计数器单元754的输出连接至水平信 号线18。可替代地,如附图中所示,也可以采用这样的配置其中,将包括用以保持计数器 单元754所保持的计数结果的锁存器的作为存储器件的数据存储单元756提供在计数器单 元754的后级。数据存储单元756以预定定时保持和存储从计数器单元754输出的计数数 据。水平扫描器12具有读出扫描器的功能,用以与列AD转换单元26中的各个比较器 752和计数器单元754所分配的处理的执行并行地读出数据存储单元756所保持的计数值。 数据存储单元756的输出连接至水平信号线18。水平信号线18 具有覆盖AD转换器750的 位宽度或者其两倍宽度(例如,在互补输出的情况下)的信号线,并且连接至具有对应于各 个输出线的信号放大器802的输出单元28。计数器单元754、数据存储单元756和水平信 号线18中的每一个均采用能够处理N位的配置。作为数字接口单元806,可以采用第一至第四和第六实施方式的定时生成电路 100D至100G和1001,以便将经由水平信号线18从数据存储单元756水平传输的并行数据 转换为串行数据。此外,可以将第五实施方式的定时生成电路100H用作AD转换器750的 计数器单元754。另外,第五实施方式的定时生成电路100H也可以用作DA转换器770中所 包括的计数器电路。上述实施方式可以用作DA转换器770中包括的数字接口单元806、计数器单元 754和计数器电路中的每一个。在这种情况下,作为基准定时发生器110、本地定时再现器 120等,可以彼此分离地采用第一至第四和第六实施方式与第五实施方式。可替代地,可以 采用和共享第一至第四和第六实施方式与第五实施方式中的一个。在以上描述中,将固态成像器件1用作电子装置的一个示例。然而,针对第一至第 六实施方式所述的定时生成电路100应用到的电子装置不限于特定领域中的装置,只要该 装置具有高速处理该装置中生成的或者从外部输入的图像、音频等的数据的功能即可。例 如,各实施方式可以应用于在无线设备等(以高速数据链路和RF收发器为代表)中使用多 相时钟的各种使用目的。另外,在音频再现设备、游戏机、电子书、电子辞典等中需要高速数 据传输的情况下,可以采用针对各实施方式所述的并串转换器320和370。本申请包含与2010年2月4日向日本专利局提交的日本优先权专利申请JP 2010-022725中公开的主题有关的主题,其全部内容通过引用的方式合并在此。本领域的技术人员应当理解,根据设计要求和其它因素,可以出现各种修改、组 合、部分组合和变更,只要它们落在所附权利要求书及其等价物的范围内即可。
权利要求
1.一种电子电路,包含数字信号处理电路;本地定时电路,其本地连接至数字信号处理电路,被配置为接收基准定时信号,生成 对应于基准定时信号的多相定时信号,并将多相定时信号输出至数字信号处理电路。
2.如权利要求1所述的电子电路,其中,所述基准定时信号包含锁相脉冲信号,并且本 地定时电路被配置为接收控制多相定时信号的各个分量相对于锁相脉冲信号的差分延迟 的控制信号。
3.如权利要求1所述的电子电路,其中,所述基准定时信号包含单相时钟信号,并且所 述本地定时电路被配置为接收控制所述多相定时信号的各个分量相对于所述单相时钟信 号的差分延迟的控制信号。
4.如权利要求3所述的电子电路,其中,所述数字信号处理电路接收所述单相时钟信 号和所述多相时钟信号,并将所述单相时钟信号用于相对低的处理速度操作,而将所述多 相时钟信号用于相对高的处理速度操作。
5.如权利要求3所述的电子电路,进一步包含附加数字信号处理电路,其中,所述数字信号处理电路接收所述多相时钟信号,而所述 附加数字信号处理电路接收所述单相时钟信号,其中所述附加数字信号处理电路将所述单 相时钟信号用于相对低的处理速度操作,而所述数字信号处理电路将所述多相时钟信号用 于相对高的处理速度操作。
6.如权利要求1所述的电子电路,其中,所述本地定时电路是与多个数字信号处理电 路分别配对的多个本地定时电路中的一个,所述多个本地定时电路均为相应多个数字信号 处理电路本地地生成多相定时信号。
7.如权利要求1所述的电子电路,其中,所述本地定时电路是与多个数字信号处理电 路配对的多个本地定时电路中的一个,所述多个本地定时电路均从基准定时电路接收定时 信号,所述多个本地定时电路均基于从所述基准定时电路接收到的定时信号而为相应多个 数字信号处理电路本地地生成多相定时信号。
8.如权利要求1所述的电子电路,其中,所述本地定时电路与多个数字信号处理电路 配对,并且为所述多个数字信号处理电路本地地生成多相定时信号。
9.如权利要求2所述的电子电路,其中,所述本地定时电路包含多个延迟元件,其接收 所述控制信号,并产生所述多相时钟信号的各个分量的差分延迟。
10.如权利要求9所述的电子电路,其中,所述多个延迟元件与基准定时电路的延迟元 件相匹配,其中从所述基准定时电路接收所述控制信号。
11.如权利要求9所述的电子电路,其中,所述基准定时电路包含锁相环电路。
12.如权利要求11所述的电子电路,其中,所述锁相脉冲信号是锁相环电路的时钟输 出,所述本地定时电路包括含有多个延时元件的环形缓冲器,并且所述控制信号是基于锁 相环电路的电压或电流控制信号的电压或电流控制信号。
13.如权利要求11所述的电子电路,其中,所述锁相脉冲信号是基准时钟信号,所述本 地定时电路包括含有多个延时元件的环形缓冲器,并且所述控制信号是基于锁相环电路的 电压或电流控制信号的电压或电流控制信号。
14.如权利要求11所述的电子电路,其中,所述锁相脉冲信号是所述锁相环电路的时钟输出,所述本地定时电路包括含有多个延时元件的环形缓冲器,并且所述控制信号是基 于锁相环电路的电压或电流控制信号的电压或电流控制信号。
15.如权利要求11所述的电子电路,其中,所述锁相脉冲信号是所述锁相环电路的时 钟输出,所述本地定时电路包括含有多个延时元件的环形缓冲器,所述控制信号是基于锁 相环电路的电压或电流控制信号的电压或电流控制信号,并且所述数字信号处理电路包含 接收所述多相定时信号的计数器。
16.如权利要求1所述的电子电路,其中,所述数字信号处理电路包含接收所述多相定 时信号的计数器。
17.如权利要求1所述的电子电路,其中,所述数字信号处理电路包含接收所述多相定 时信号的并串转换器。
18.如权利要求9所述的电子电路,其中,所述基准定时电路包含延迟锁定环电路。
19.如权利要求18所述的电子电路,其中,所述锁相脉冲信号是延迟锁定环电路的时 钟输出,所述本地定时电路包括含有多个延时元件的环形缓冲器,并且所述控制信号是基 于所述延迟锁定环电路的电压或电流控制信号的电压或电流控制信号。
20.如权利要求18所述的电子电路,其中,所述锁相脉冲信号是基准时钟信号,所述本 地定时电路包括含有多个延时元件的环形缓冲器,并且所述控制信号是基于所述延迟锁定 环电路的电压或电流控制信号的电压或电流控制信号。
21.如权利要求18所述的电子电路,其中,所述锁相脉冲信号是所述延迟锁定环电路 的时钟输出,所述本地定时电路包括含有多个延时元件的延迟线,并且所述控制信号是基 于所述延迟锁定环电路的电压或电流控制信号的电压或电流控制信号。
22.如权利要求18所述的电子电路,其中,所述锁相脉冲信号是基准时钟信号,所述本 地定时电路包括含有多个延时元件的延迟线,并且所述控制信号是基于所述延迟锁定环电 路的电压或电流控制信号的电压或电流控制信号。
23.一种电子装置,包含数字信号处理电路;本地定时电路,其本地连接至数字信号处理电路,被配置为接收基准定时信号,生成 对应于基准定时信号的多相定时信号,并将多相定时信号输出至数字信号处理电路。
24.如权利要求23所述的电子装置,其中,所述电子装置包括固态成像器件。
25.一种用于生成多相定时信号的方法,所述方法包括通过本地连接至数字信号处理电路的定时电路生成基准定时信号;通过定时电路生成对应于基准定时信号的多相定时信号;以及将所述多相定时信号输出至所述数字信号处理电路。
全文摘要
在此公开了电子电路、电子装置和生成多相定时信号的方法。该方法包括通过本地定时电路接收基准定时信号,并生成多相定时信号以用于输出到数字信号处理电路。
文档编号H03K5/13GK102147637SQ20111003457
公开日2011年8月10日 申请日期2011年2月1日 优先权日2010年2月4日
发明者杉冈达也 申请人:索尼公司
再多了解一些
网友询问留言 已有0条留言
  • 还没有人留言评论。精彩留言会获得点赞!
1