脉冲转换器电路的制作方法

专利名称：脉冲转换器电路的制作方法
技术领域：
本发明的一个实施例涉及脉冲转换器电路。
背景技术：
为了控制信号脉冲输入到给定电路的时间，响应于输入信号产生并且输出具有与输入信号的脉冲宽度不同的脉冲宽度的信号的电路(也称为脉冲转换器电路)是已知的。常规脉冲转换器电路的示例是包括逆变器的电路(例如，参见专利文件1)。[参考文献][专利文件1]日本公开的专利申请号H7-202677

发明内容
常规脉冲转换器电路利用逆变器中具有不同大小的晶体管或增加数目的晶体管改变脉冲宽度；因此，逆变器的电路面积是大的。逆变器的大面积造成的问题在于阻止了包括脉冲转换器电路的装置的大小的减小。本发明的一个实施例的目的是减小电路面积。本发明的一个实施例是包括逻辑电路的脉冲转换器电路，该逻辑电路包括ρ沟道晶体管和η沟道晶体管，其中在ρ沟道晶体管中形成沟道的层(也称为沟道形成层)的材料和在η沟道晶体管中的沟道形成层的材料互相不同，使得在信号上升时输出信号关于输入信号的脉冲延迟时间与在信号下降时的不同。本发明的一个实施例是包括第一信号输入到其中并且第二信号从其中输出的逻辑电路的脉冲转换器电路。该逻辑电路包括该第一信号输入到其栅极的P沟道晶体管，该 P沟道晶体管根据栅极的电压确定该第二信号的电压是否设置到第一电压；和η沟道晶体管，其具有增强型，并且具有比该P沟道晶体管大的阈值电压绝对值，并且第一信号输入到其栅极，该η沟道晶体管根据栅极的电压确定第二信号的电压是否设置到高于第一电压的第二电压。该ρ沟道晶体管包括在其中形成沟道并且包括族14元素的半导体层。该η沟道晶体管包括在其中形成沟道并且载流子浓度小于IXlO1Vcm3的氧化物半导体层。本发明的一个实施例是脉冲转换器电路，其包括第一信号输入到其中并且第二信号从其中输出的第一逆变器；和第二信号输入到其中并且第三信号从其中输出的第二逆变器。该第一逆变器包括第一信号输入到其栅极的P沟道晶体管，该P沟道晶体管根据栅极的电压确定第二信号的电压是否设置到第一电压；和Π沟道晶体管，其具有增强型，并且具有比该P沟道晶体管大的阈值电压绝对值，并且第一信号输入到其栅极，该η沟道晶体管根据栅极的电压确定第二信号的电压是否设置到低于第一电压的第二电压。该P沟道晶体管包括在其中形成沟道并且包括族14元素的半导体层。该η沟道晶体管包括在其中形成沟道并且载流子浓度小于IXlO1Vcm3的氧化物半导体层。本发明的一个实施例是脉冲转换器电路，其包括第一信号输入到其中并且第二信号从其中输出的第一逆变器；和第二信号输入到其中并且第三信号从其中输出的第二逆变
5器。该第二逆变器包括第二信号输入到其栅极的P沟道晶体管，该P沟道晶体管根据栅极的电压确定第三信号的电压是否设置到第一电压；和η沟道晶体管，其具有增强型，并且具有比该P沟道晶体管大的阈值电压绝对值，并且第二信号输入到其栅极，该η沟道晶体管根据栅极的电压确定第三信号的电压是否设置到低于第一电压的第二电压。该P沟道晶体管包括在其中形成沟道并且包括族14元素的半导体层。该η沟道晶体管包括在其中形成沟道并且载流子浓度小于IXlO1Vcm3的氧化物半导体层。注意在该说明书中，“上升”指信号中从给定电压到较高电压的变化，而“下降”指从给定电压到较低电压的变化。根据本发明的一个实施例，脉冲转换器电路可以使用导电性和沟道形成层的材料互相不同的两个晶体管形成；因此，脉冲转换器电路的面积可以减小。


图IA和IB图示在实施例1中的脉冲转换器电路。图2Α和2Β图示在实施例2中的脉冲转换器电路。图3Α至3C示出在图2Α中的脉冲转换器电路的运行测试的结果。图4是图示在实施例3中的电子电路的结构的示例的框图。图5Α至5C示出在实施例3中的存储器电路。图6是图示在实施例4中的半导体器件的结构的示例的框图。图7Α至7D是每个图示在实施例5中的晶体管的结构的示例的示意剖视图。图8Α至8D是图示用于制造在图7Α中的晶体管的方法的示意剖视图。图9示出晶体管的初始特性。图10是示出用于特性评估的电路结构的电路图。图11是示出用于测量在图10中示出的用于特性评估的电路的漏电流的方法的时序图。图12是示出在条件4、条件5和条件6下的测量中逝去时间Time和输出电压Vout 之间的关系的图。图13是示出测量中的逝去时间Time和从测量计算的漏电流之间的关系的图。图14是示出节点A的电压和从测量估计的漏电流之间的关系的图。图15是示出节点A的电压和从测量估计的漏电流之间的关系的图。图16是示出节点A的电压和从测量估计的漏电流之间的关系的图。图17是示出节点A的电压和从测量估计的漏电流之间的关系的图。图18A和18B图示在实施例6中的存储器电路的结构的示例。图19A至19C图示在实施例6中的存储器电路的结构的示例。图20A至20D图示在实施例7中的信息介质的结构的示例。
具体实施例方式本发明的实施例的示例将在下文参照附图描述。注意本发明不限于下列说明，并且本领域内技术人员将容易意识到可以做出各种改变和修改而不偏离本发明的精神和范围。从而，本发明不应该解释为限于下列实施例中的说明。
注意在不同的实施例中的内容可以视情况互相结合。另外，在不同实施例中的内容可以互相互换。(实施例1)在该实施例中，将描述在上升和下降时其输出信号关于输入信号具有不同的延迟时间的脉冲转换器电路。在该实施例中的脉冲转换器电路的示例将参照图IA和IB描述。图IA和IB图示在该实施例中的脉冲转换器电路的示例。首先，在该实施例中的脉冲转换器电路的结构的示例将参照图IA描述。图IA是示出在该实施例中的脉冲转换器电路的结构的示例的电路图。在图IA中的脉冲转换器电路包括逻辑电路100。信号Sll输入到逻辑电路100。信号S12从逻辑电路100输出。此外，逻辑电路100包括晶体管101和晶体管102。注意在脉冲转换器电路中，晶体管至少包括源极、漏极和栅极(除非另外规定)。源极指源区、源电极和源极布线的部分或全部。具有源电极和源极布线两个功能的导电层在一些情况下称为源极而在源电极和源极布线之间没有区别。漏极指漏区、漏电极和漏极布线的部分或全部。具有漏电极和漏极布线两个功能的导电层在一些情况下称为漏极而在漏电极和漏极布线之间没有区别。栅极指栅电极和栅极布线的部分或全部。具有栅电极和栅极布线两个功能的导电层在一些情况下称为栅极而在栅电极和栅极布线之间没有区别。此外，在一些情况下，晶体管的源极和漏极可互换，其取决于晶体管的结构、运行条件或类似的。电压Va输入到晶体管101的源极和漏极中的一个，信号Sll输入到晶体管101的栅极。注意晶体管101是P沟道晶体管。晶体管101具有根据栅极的电压确定信号S12的电压是否设置到电压Vll的功能。晶体管101可以是例如包括半导体层的晶体管，在该半导体层中形成沟道并且包括属于周期表第14族的半导体(例如硅)。晶体管102的源极和漏极中的一个电连接到晶体管101的源极和漏极中的另一个。电压Vb输入到晶体管102的源极和漏极中的另一个，并且信号Sll输入到晶体管102 的栅极。注意晶体管102是η沟道晶体管。晶体管102具有根据栅极的电压确定信号S12 的电压是否设置到电压V12的功能。晶体管102可以是具有比晶体管101的大的阈值电压的绝对值的增强型晶体管， 例如，晶体管102可以是包括氧化物半导体层的晶体管。该氧化物半导体层充当在其中形成沟道的层(也称为沟道形成层)。另外，该氧化物半导体层是本征(或i型)或大致上本征半导体层，其中载流子的数目非常小并且载流子浓度小于1 X IO1Vcm3,优选地小于1 X IO12/ cm3,更优选地小于1 X ion/cm3。包括充当沟道形成层的氧化物半导体层的晶体管的沟道宽度的每微米关断状态电流小于或等于IOaA (IX I(T17A)，优选地小于或等于IaA (1 X 10_18A)，进一步优选地小于或等于10ζΑ(1Χ10_2°Α)，进一步优选地小于或等于IzA (IX I(T21A)，更进一步优选地小于或等于 IOOyA(IXKT22A)。
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另外，因为氧化物半导体层具有低的载流子浓度，即使当温度改变时，包括氧化物半导体层的晶体管的关断状态电流在上文的范围中。例如，当晶体管的温度是150°C时，关断状态电流优选地是IOOzA/ μ m或更小。其中晶体管102的源极和漏极中的该一个与晶体管101的源极和漏极中的另一个互相电连接的部分称为节点mi。在图IA中的脉冲转换器电路输出节点Nll的电压作为信号S12。也就是说，晶体管102的源极和漏极的该一个的电压是信号S12的电压。注意电压一般指在两点的电势之间的差(也称为电势差)。然而，在一些情况下， 电压和电势两者的值在电路图或类似物中采用伏特(V)表示；因此，难以区分电势和电压。 从而，在该说明书中，在一点的电势和作为参考的电势(也称为参考电势)之间的电势差在一些情况下被认为是该点的电压(除非另外规定)。注意电压Va和电压Vb中的一个是高电源电压Vdd，并且另一个是低电源电压 Vss0该高电源电压Vdd是比该低电源电压Vss相对高的电压。该低电源电压Vss是比该高电源电压Vdd相对低的电压。电压Va的值和电压Vb的值可互换，其取决于例如晶体管的导电类型。电压Va和电压Vb之间的差是电源电压。接着，在图IA中的脉冲转换器电路的运行的示例将参照图IB描述。图IB是在图 IA中的脉冲转换器电路的运行的示例的时序图。这里，给出低电源电压Vss作为电压Va输入并且高电源电压Vdd作为电压Vb输入的示例。例如，如在图IB中示出的，当信号Sll在时间Tll上升时，晶体管101关断并且晶体管102导通。这里，晶体管102提供延迟，由此信号S12在比时间Tll晚的时间T12上升。然后，当信号Sll在时间T13下降时，晶体管101导通并且晶体管102关断。此时，晶体管101提供延迟，由此信号S12在比时间T13晚的时间下降。注意在上升时信号S12的延迟时间比在下降时其的延迟时间长。其原因将在下文给出。在晶体管102是增强型晶体管的情况下，晶体管102的阈值电压的绝对值比晶体管101的大，并且晶体管102的载流子浓度比晶体管101的低得多；在脉冲转换器电路中晶体管102从导通状态切换到关断状态花的时间比晶体管101的长。因此在上升时信号S12 的延迟时间比在下降时的长。如参照图IA和IB描述的，在该实施例中作为示例给出的脉冲转换器电路包括P 沟道晶体管和η沟道晶体管该P沟道晶体管根据输入到栅极的信号确定输出信号的电压是否设置到第一电压，而包括与该P沟道晶体管的不同的沟道形成层的材料的该η沟道晶体管具有增强型，并且具有比该P沟道晶体管的大的阈值电压绝对值，并且根据输入到栅极的信号确定输出信号的电压是否设置为第二电压。利用上文的结构，即使当仅使用两个晶体管时可以形成脉冲转换器电路。另外，脉冲转换器电路可以用具有相同大小的晶体管形成。因此，脉冲转换器电路的电路面积可以减小。(实施例2)在该实施例中，将描述包括多个逆变器的脉冲转换器电路。在该实施例中的脉冲转换器电路的示例将参照图2Α和2Β描述。图2Α和2Β图示在该实施例中的脉冲转换器电路的示例。
首先，在该实施例中的脉冲转换器电路的结构的示例将参照图2A描述。图2A是示出在该实施例中的脉冲转换器电路的结构的示例的电路图。在图2A中的脉冲转换器电路包括逆变器151和逆变器152。注意逆变器不限于此，只要包括多个晶体管即可。信号S21输入到逆变器151。逆变器151输出信号S22，其是根据该输入信号S21 设置的电压。信号S22输入到逆变器152。逆变器152输出信号S23，其是根据该输入信号S22 设置的电压。注意信号S22不必直接输入到逆变器152。例如，具有根据信号S22设置的电压的另一个信号可使用另一个电路产生并且输入到逆变器152。在这样的情况下，信号S23 的电压可以认为根据信号S22设置。逆变器151和逆变器152可每个具有实施例1中的上述逻辑电路的结构。备选地，逆变器151和逆变器152中的一个可具有实施例1中的上述逻辑电路的结构，而逆变器 151和逆变器152中的另一个可具有常规逆变器的结构。在这些情况下，电压Va是高电源电压Vdd而电压Vb是低电源电压Vss。接着，在图2A中的脉冲转换器电路的运行的示例将参照图2B描述。图2B是在图 2A中的脉冲转换器电路的运行的示例的时序图。注意图2B图示例如其中逆变器151具有在图IA中的逻辑电路的结构而逆变器152具有常规逆变器的结构的情况。例如，如在图2B中，当信号S21在时间T21上升时，逆变器151中的η沟道晶体管提供延迟，由此信号S22在比时间Τ21晚的时间Τ22下降。另外，当信号S22在时间Τ22下降时，逆变器152中的ρ沟道晶体管提供延迟，由此信号S23在比时间Τ22晚的时间上升。其后，当信号S21在时间Τ23下降时，逆变器151中的ρ沟道晶体管提供延迟，由此信号S22在比时间Τ23晚的时间上升。另外，当信号S22上升时，逆变器152中的η沟道晶体管提供延迟，由此信号S23在比时间Τ23晚的时间下降。注意在上升时信号S23关于信号S21的延迟时间比在下降时的长。其原因与上文在实施例1中描述的相同。进行在图2Α中的脉冲转换器电路的运行测试。注意在该运行测试中Gateway Ver. 2. 6. 12. R用作计算软件。这里，运行测试在下列情况下进行。在结构1中，逆变器151 和逆变器152两者都具有常规逆变器的结构。在结构2中，逆变器151具有图IA中的逻辑电路100的结构，而逆变器152具有常规逆变器的结构。在结构3中，逆变器151具有常规逆变器的结构而逆变器152具有图IA中的逻辑电路100的结构。作为常规逆变器，使用包括η沟道晶体管和P沟道晶体管(每个包括其中形成沟道的硅半导体层)的CMOS逆变器。另外，在运行测试中，使用的晶体管如下在脉冲转换器电路中的包括氧化物半导体层的η沟道晶体管，其具有Ιμπι的沟道宽度、Ιμπι的沟道长度、1. 58V的阈值电压、IOOmV/ dec的S值、2. OX 10_24A的关断状态电流(在OV的栅源极电压下源极和漏极之间的电流) 和7. SXlO-7A的导通状态电流(在2V的栅源极电压下源极和漏极之间的电流)；在常规逆变器中的η沟道晶体管，其具有1 μ m的沟道宽度、1 μ m的沟道长度、0. 42V的阈值电压、 60mV/dec的S值、3. 9X 10_12A的关断状态电流(在OV的栅源极电压下源极和漏极之间的电流)和7. 4X IO-5A的导通状态电流(在2V的栅源极电压下源极和漏极之间的电流)；以及P沟道晶体管，其具有1 μ m的沟道宽度、1 μ m的沟道长度、-0. 52V的阈值电压、90mV/dec 的S值、8. 2X10_12A的关断状态电流(在OV的栅源极电压下源极和漏极之间的电流)和
97. 3X IO-5A的导通状态电流(在-2V的栅源极电压下源极和漏极之间的电流)。在运行测试中，信号S21的幅度是OV至2V，并且电源电压是2V。运行测试的结果参照图3A至3C描述。图3A至3C示出图2A中的脉冲转换器电路的运行测试的结果。图3A示出结构1中信号S21和信号S23的电压波形；图示出结构2中信号S21 和信号S23的电压波形；并且图3C示出结构3中信号S21和信号S23的电压波形。如在图 3A至3C中，在结构1中，在上升和下降时信号S23的延迟时间是短的。相比之下，在结构2 中，在上升时信号S23的延迟时间比在下降时的长；在结构3中，在下降时信号S23的延迟时间比在上升时的长。如在图2A和2B与图3A至3C中描述的，在该实施例中作为示例给出的脉冲转换器电路至少包括第一逆变器和第二逆变器，并且该第一逆变器和第二逆变器中的一个包括 P沟道晶体管和η沟道晶体管该P沟道晶体管根据输入到栅极的信号确定输出信号的电压是否设置到第一电压，而包括与该P沟道晶体管的不同的沟道形成层的材料的该η沟道晶体管具有增强型，并且具有比该P沟道晶体管的大的阈值电压绝对值，并且根据输入到栅极的信号确定输出信号的电压是否设置为第二电压。利用上文的结构，脉冲转换器电路可以使用两个逆变器形成。从而，输出信号的电压可以等于或大于电源电压，并且脉冲转换器电路可以用具有相同大小的晶体管形成。因此，脉冲转换器电路的电路面积可以减小。(实施例3) 在该实施例中，将描述包括上文实施例中的脉冲转换器电路的电子电路。该实施例中的电子电路的示例将参照图4描述。图4是图示该实施例中的电子电路的结构的示例的框图。图4中的电子电路包括脉冲转换器电路(也称为PLSC)201和功能电路(也称为 EC)202。信号S31输入到脉冲转换器电路201。脉冲转换器电路201具有输出作为根据该输入信号S31设置的电压的信号S32的功能。具有在实施例1或实施例2中描述的结构的脉冲转换器电路可以用作脉冲转换器电路201。信号S32和信号S33输入到功能电路202。功能电路202是具有根据输入信号S32 和S33运行的特定功能的电路。功能电路202可以是例如逻辑电路、显示电路或存储器电路。注意信号S31和信号S33可与相同的时钟信号同步。尽管其中信号S33直接输入到功能电路202的情况在图4中示出，并不限于此。其中提供信号S33输入到其中的缓冲电路或其类似物并且根据信号S33设置的来自该缓冲电路的输出信号输入到功能电路202的结构也是可接受的。接着，存储器电路将作为该实施例中的电子电路的示例参照图5A至5C描述。图 5A至5C是用于示出该实施例中的存储器电路的图。该实施例中的存储器电路的结构的示例将参照图5A描述。图5A是图示该实施例中的存储器电路的结构的示例的框图。图5A中的存储器电路包括多个存储单元(也称为MC) 211、第一驱动器电路(也称为)(DRV) 213x、第二驱动器电路(也称为YDRV) 213y、多个脉冲转换器电路213w和驱动器控制电路(也称为DCTL)213v。存储单元211采用行和列设置。其中提供存储单元211的区域称为存储单元阵列 (也称为MCA) 212。行地址信号(也称为信号XSEL)输入到第一驱动器电路213x。第一驱动器电路 213x具有响应于输入行地址信号在一个或多个行中选择存储单元211并且输出选择信号到选择的存储单元211的功能。第一驱动器电路213x包括例如解码器。该解码器具有按行选择存储单元211的功能。数据信号和列地址信号(也称为信号YSEL)输入到第二驱动器电路213y。第二驱动器电路213y具有响应于输入列地址信号在一个或多个列中选择存储单元211并且输出数据信号到选择的存储单元211的功能。第二驱动器电路213y具有输出读取信号(也称为信号READ)并且通过该读取信号读出存储在选择的存储单元211中的数据的功能。第二驱动器电路213y包括例如解码器、多个模拟开关、读取信号输出电路和读取电路。该解码器具有按列选择存储单元211的功能。该模拟开关具有根据从该解码器输入的信号确定是否输出数据信号的功能。该读取信号输出电路具有产生并且输出读取信号的功能。该读取电路具有通过读取信号读出存储在选择的存储单元211中的数据的功能。注意读取信号的电压可以低于写入信号的电压。写入控制信号、读取控制信号和地址信号输入到驱动器控制电路213v。驱动器控制电路213v具有响应于输入写入控制信号、读取控制信号和地址信号产生并且输出控制第一驱动器电路213x和第二驱动器电路213y的运行的信号的功能。例如，驱动器控制电路213V具有响应于地址信号输出多个行地址信号到第一驱动器电路213x和多个列地址信号到第二驱动器电路213y的功能。行地址信号和列地址信号输入到脉冲转换器电路213w。注意脉冲转换器电路 213w的数目与输入行地址信号或列地址信号的数目相同。输入到相应脉冲转换器电路 213w的行地址信号互相不同，并且输入到相应脉冲转换器电路213w的列地址信号互相不同。脉冲转换器电路213w具有改变输入到其中的信号的脉冲宽度的功能。作为脉冲转换器电路213w，可以使用上文实施例中的脉冲转换器电路。例如，在其中改变行地址信号的脉冲宽度的情况下可以使用具有实施例2中的结构2的脉冲转换器电路；而在其中改变列地址信号的脉冲宽度的情况下可以使用具有实施例2中的结构3的脉冲转换器电路。存储单元211的结构的示例参照图5B描述。图5B是图示存储单元的结构的示例的电路图。图5B中的存储单元包括晶体管231、电容器232和晶体管233。数据信号输入到晶体管231的源极和漏极中的一个并且选择信号输入到晶体管 231的栅极。晶体管231充当选择晶体管。作为晶体管231，例如，可以使用可以应用于实施例1中的脉冲转换器电路中的逻辑电路的η沟道晶体管的晶体管。电容器232包括第一电极和第二电极。读取信号输入到晶体管232的第一电极。 晶体管232的第二电极电连接到晶体管231的源极和漏极中的另一个。电容器232充当存储电容器。
电压Vc输入到晶体管233的源极和漏极中的一个。晶体管233的源极和漏极中的另一个的电压是要读出的数据信号的电压。晶体管233的栅极电连接到晶体管231的源极和漏极中的另一个。注意其中晶体管233的栅极、电容器232的第二电极和晶体管231 的源极和漏极中的另一个互相电连接的部分也可以称为节点N41。电压Vc具有预定值。注意晶体管233充当输出晶体管。晶体管233可以是例如包括半导体层的晶体管，在该半导体层中形成沟道并且包括属于周期表第14族的半导体(例如硅)。接着，在图5B中的存储单元的运行的示例参照图5C描述。图5C是在图5B中的存储单元的运行的示例的时序图。在数据的写入中，如在图5C中的时段251中示出的，例如，选择信号根据行地址信号的脉冲输入到晶体管231的栅极，晶体管231根据选择信号导通，并且数据信号根据列地址信号的脉冲输入到存储单元。节点N41的电压从而设置到对应于数据信号的值，由此使存储单元进入其中写入数据的状态(这样的状态也称为状态WRT)。注意行地址信号的脉冲宽度与列地址信号的不同，并且从而行地址信号在列地址信号开始改变之后开始改变。因此，用于写入数据到要选择的存储单元的数据信号可以在选择存储单元之前设置。其后，在写入数据的读取中，如在图5C中的时段252中示出的，例如节点N41的电压根据读取信号的脉冲改变。此外，晶体管233根据节点N41的改变的电压处于导通状态或关断状态，并且晶体管233的源极和漏极中的另一个的电压作为数据信号读出。存储单元从而进入其中读出数据的状态(这样的状态也称为状态RD)。上文是图5B中的存储单元的运行的示例。如参照图5A至5C描述的，该实施例中的存储器电路的示例具有其中行地址信号的脉冲宽度和列地址信号的脉冲宽度中的一个由脉冲转换器电路改变的结构。利用上文的结构，电路的面积可以减小。此外，利用上文的结构，列地址信号可以在行地址信号改变之前改变。这在防止运行故障中是有效的；例如，可以防止不期望的数据写入存储单元。(实施例4)在该实施例中，作为包括实施例3中的存储器电路的半导体器件的示例，将描述可以无线地传送数据的半导体器件。该实施例中的半导体器件的结构的示例将参照图6描述。图6是示出该实施例中的半导体器件的结构的示例的框图。图6中的半导体器件包括天线电路(也称为ANT)301、电源电路(也称为 PWRG)302、解调电路(也称为DM0D)303、存储器控制电路(也称为MCTL) 304、存储器电路 (也称为MEMORY) 305、编码电路(也称为ENCD) 306和调制电路(也称为MOD) 307。图6中的半导体器件经由该天线电路301传送无线电信号到例如无线通信装置(能够无线通信的装置，例如读取器/写入器或询问器等)等外部电路并且从其中接收无线电信号。天线电路301具有传送和接收载波的功能。电源电路302具有使用根据由天线电路301接收的载波的电压产生电源电压的功能。解调电路303具有解调由天线电路301接收的载波以提取数据信号的功能。
存储器控制电路304具有基于解调的数据信号产生例如写入控制信号、读取控制信号和地址信号等访问信号的功能。存储器电路305存储数据。例如，只读存储器(ROM)和随机存取存储器(RAM)中的一个或两个可以用作存储器电路305。编码电路306具有编码从存储器电路305读出的数据信号的功能。调制电路307具有调制编码的数据信号并且产生要作为载波从天线电路301传送的数据信号的功能。接着，将描述图6中的半导体器件的运行的示例。当天线电路301接收载波时，电压根据由天线电路301接收的载波产生。由天线电路301产生的电压输入到电源电路302和解调电路303。电源电路302基于由天线电路301产生的电压产生电源电压并且输出该产生的电源电压到解调电路303、存储器控制电路304、存储器电路305、编码电路306和调制电路 307。解调电路303解调从天线电路301输入的电压的信号以提取数据信号，并且输出该提取的数据信号到存储器控制电路304。存储器控制电路304根据数据信号产生访问信号。存储器电路305根据访问信号写入或读取数据。编码电路306将从存储器电路305读出的数据信号编码。调制电路307根据编码的数据信号调制要从天线电路301传送的载波。上文是图 6中的半导体器件的运行的示例。如参照图6描述的，该实施例中的半导体器件可以无线传送和接收数据。通过在该半导体器件中使用上文实施例中的存储器电路，可以提供具有小电路面积的高度可靠的半导体器件。(实施例5)在该实施例中，将描述可以用作包括在上文实施例中的脉冲转换器电路、存储器电路或半导体器件中的包括氧化物半导体层的晶体管的晶体管。在该实施例中包括氧化物半导体层的晶体管包括纯化为本征(或i型)或大致上本征的氧化物半导体层。注意纯化包括下列中的至少一个尽可能多地从该氧化物半导体层去除氢，并且供应氧给该氧化物半导体层以便减少由于该氧化物半导体层中的氧空位引起的缺陷。该实施例中的晶体管的结构的示例将参照图7A至7D描述。图7A至7D是每个图示该实施例中的晶体管的结构的示例的示意剖视图。图7A中的晶体管是底栅极晶体管，其也叫做反向交错晶体管。图7A中的晶体管包括导电层401a、绝缘层40 、氧化物半导体层403a、导电层 405a和导电层406a。导电层401a在衬底400a之上形成，绝缘层40 在导电层401a之上形成，氧化物半导体层403a在导电层401a之上形成且绝缘层40 插入其之间，并且导电层40 和导电层406a每个在氧化物半导体层403a的一部分之上形成。此外，在图7A中的晶体管中，氧化物绝缘层407a与氧化物半导体层403a的上表
13面的一部分(在其之上既不提供导电层40 也不提供导电层406a的氧化物半导体层403a 的部分)接触。在图7B中晶体管是沟道保护(也称为沟道终止)晶体管，其是底栅极晶体管中的一个，并且也称为反向交错晶体管。图7B中的晶体管包括导电层401b、绝缘层402b、氧化物半导体层40北、绝缘层 427、导电层405b和导电层406b。导电层401b在衬底400b之上形成，绝缘层402b在导电层401b之上形成，氧化物半导体层40 在导电层401b之上形成且绝缘层402b插入其之间，绝缘层427在导电层 401b之上形成且绝缘层402b和氧化物半导体层40 插入其之间，并且导电层40 和导电层406b在氧化物半导体层40 的一部分之上形成且绝缘层427插入其之间。导电层401b 可以与整个氧化物半导体层40 重叠。当导电层401b与整个氧化物半导体层40 重叠时，可以防止光进入氧化物半导体层40北。结构不限于此；导电层401b可以与氧化物半导体层40 的一部分重叠。在图7C中示出的晶体管是底栅极晶体管。图7C中的晶体管包括导电层401c、绝缘层402c、氧化物半导体层403c、导电层 405c和导电层406c。导电层401c在衬底400c之上形成，绝缘层402c在导电层401c之上形成，导电层 405c和导电层406c在绝缘层402c的一部分之上形成，并且氧化物半导体层403c在导电层 401c之上形成且绝缘层402c、导电层405c和导电层406c插入其之间。导电层401c可以与整个氧化物半导体层403c重叠。当导电层401c与整个氧化物半导体层403c重叠时，可以防止光进入氧化物半导体层403c。结构不限于此；导电层401c可以与氧化物半导体层 403c的一部分重叠。在图7C中示出的晶体管中，氧化物绝缘层407c与氧化物半导体层403c的上表面和侧面接触。注意保护绝缘层可提供在图7A至7C中的氧化物绝缘层之上。在图7D中示出的晶体管是顶栅极晶体管。图7D中的晶体管包括导电层401d、绝缘层402d、氧化物半导体层403d、导电层 405d和导电层406d。氧化物半导体层403d在衬底400d之上形成且绝缘层447插入其之间，导电层 405d和导电层406d每个在氧化物半导体层403d的一部分之上形成，绝缘层402d在氧化物半导体层403d、导电层405d和导电层406d之上形成，并且导电层401d在氧化物半导体层 403d之上形成且绝缘层402d插入其之间。作为衬底400a至400d，例如可以使用硼硅酸钡玻璃、硼硅酸铝玻璃或其类似物的玻璃衬底。备选地，用例如陶瓷衬底、石英衬底或蓝宝石衬底等绝缘体形成的衬底可以用作衬底400a至400d。此外备选地，结晶玻璃或塑料衬底可以用作衬底400a至400d。再此外备选地，用硅或其类似物形成的半导体衬底可以用作衬底400a至400d。图7D中的绝缘层447充当防止杂质元素从衬底400d扩散的基底层。绝缘层447 可以是例如氮化硅层、氧化硅层、氮氧化硅层、氧氮化硅层、氧化铝层或氧氮化铝层。备选
14地，绝缘层447可以是每个用可以用于绝缘层447的材料形成的层的堆叠。备选地，绝缘层 447可以是包括用挡光材料形成的层和用可以用于绝缘层447的材料形成的层的堆叠。当绝缘层447包括用挡光材料形成的层时，可以防止光进入氧化物半导体层403d。注意在图7A至7C中的晶体管中的每个中，绝缘层可提供在衬底和充当栅电极的导电层之间，如在图7D中的晶体管中。接着，在下文描述图7A至7D中的晶体管的部件。导电层401a至401d中的每个充当晶体管的栅电极。导电层401a至401d中的每个可以是例如金属材料(例如钼、钛、铬、钽、钨、铝、铜、钕或钪等)层；或包含这些材料中的任何材料作为主要组分的合金材料层。导电层401a至401d可以是每个用可以用于导电层401a至401d的材料形成的层的堆叠。绝缘层40 至402d中的每个充当晶体管的栅极绝缘层。绝缘层40 至402d中的每个可以是例如氧化硅层、氮化硅层、氧氮化硅层、氮氧化硅层、氧化铝层、氮化铝层、氧氮化铝层、氮氧化铝层或氧化铪层。备选地，绝缘层40 至402d中的每个可以是每个用可以用于绝缘层40 至402d的材料形成的层的堆叠。用可以用于绝缘层40 至402d的材料形成的层可以用等离子体CVD法、溅射法或类似方法形成。例如，绝缘层40 至402d可以通过用等离子体CVD法形成氮化硅层并且然后用等离子体CVD法在其之上形成氧化硅层形成。氧化物半导体层403a至403d中的每个充当晶体管的沟道形成层。可以用于氧化物半导体层403a至403d的氧化物半导体的示例包括四组分金属氧化物、三组分金属氧化物和二组分金属氧化物。作为四组分金属氧化物，例如可以使用In-Sn-Ga-Si-O基金属氧化物。作为三组分金属氧化物，例如可以使用h-Ga-Si-O基金属氧化物、In-Sn-Zn-O基金属氧化物、In-Al-Zn-O基金属氧化物、Sn-Ga-Zn-O基金属氧化物、Al-Ga-Zn-O基金属氧化物、或Sn-Al-Si-O基金属氧化物。作为二组分金属氧化物，例如可以使用In-Si-O基金属氧化物、Sn-Zn-O基金属氧化物、Al-Si-O基金属氧化物、Si-Mg-O基金属氧化物、Sn-Mg-O 基金属氧化物、h-Mg-Ο基金属氧化物或h-Sn-O基金属氧化物。另外，^i-O基金属氧化物、Sn-O基金属氧化物、Zn-O基金属氧化物或其类似物可以用作氧化物半导体。可以用作氧化物半导体的金属氧化物可包含Si02。在使用In-Si-O基金属氧化物的情况下，例如具有下列组成比的氧化物靶可以用于h-Zn-O基金属氧化物半导体层的沉积In &ι = 50 1至1 2(采用摩尔比 In2O3 ZnO = 25 1至 1 4)，优选地 h Zn = 20 1至 1 1(采用摩尔比 h203 ZnO =10 1至1 2)，更优选地化Zn =15 1至1. 5 1(采用摩尔比h203 ZnO = 15 2至3 4)。例如，当用于h-Zn-O基氧化物半导体的沉积的靶的原子比由h Zn O =P Q R表达时，R> 1.5P+Q。h含量的增加使晶体管的迁移率能够增加。此外，由InMO3(ZnO)mOii大于0)代表的材料可以用作氧化物半导体。例如，M代表从Ga、Al、Mn和Co选择的一个或多个金属元素。例如，M可以是Ga、Ga和Al、Ga和Mn或 Ga 禾口 Co ο导电层40 至405d和导电层406a至406d中的每个充当晶体管的源电极或漏电极。导电层40 至405d和导电层406a至406d中的每个可以是例如金属材料(例如铝、 铬、铜、钽、钛、钼或钨等)层；或包含这些金属材料中的任何材料作为主要组分的合金材料层。导电层40 至405d和导电层406a至406d可以是每个用可以用于导电层40 至405d 和导电层406a至406d的材料形成的层的堆叠。例如，导电层40 至405d和导电层406a至406d可以通过堆叠铝或铜的金属层和钛、钼、钨或其类似物的耐火金属层形成。备选地，导电层40 至405d和导电层406a至 406d可以使用在耐火金属层之间包括铝或铜的金属层的堆叠形成。此外，当导电层40 至 405d和导电层406a至406d使用其中添加防止产生小丘或晶须的元素(例如，Si、Nd或Sc) 的铝层形成时，耐热性可以增加。备选地，导电层40 至405d和导电层406a至406d中的每个可以是含导电金属氧化物的层。可以使用的该导电金属氧化物的示例包括氧化铟(In2O3)、氧化锡(SnO2)、 氧化锌(ZnO)、氧化铟和氧化锡的合金(In2O3-SnO2,缩写成ΙΤ0)、氧化铟和氧化锌的合金 (In2O3-ZnO)或含氧化硅的这样的金属氧化物材料。此外，另一个布线也可使用用于形成导电层40 至405d和导电层406a至406d 的材料形成。绝缘层427充当保护晶体管的沟道形成层的层(也称为沟道保护层)。绝缘层427 可以是例如用可以用于绝缘层447的材料形成的层。备选地，绝缘层427可以是每个用可以用于绝缘层427的材料形成的层的堆叠。氧化物绝缘层407a和407c可以是氧化物绝缘层，例如氧化硅层。氧化物绝缘层 407a和407c可以是每个用可以用于氧化物绝缘层407a和407c的材料形成的层的堆叠。接着，作为用于制造该实施例中的晶体管的方法的示例，用于制造图7A中图示的晶体管的方法的示例将参照图8A至8D描述。图8A至8D是图示用于制造图7A中的晶体管的方法的示例的示意剖视图。首先，制备衬底400a并且第一导电膜在其之上形成。该第一导电膜被选择性蚀刻以形成导电层401a(参见图8A)。例如，第一抗蚀剂掩模通过第一光刻步骤在第一导电膜的一部分之上形成并且第一导电膜使用该第一抗蚀剂掩模蚀刻以形成导电层401a。注意该第一抗蚀剂掩模在导电层 401a形成后去除。例如，第一导电膜可以使用可以用于导电层401a的材料形成。第一导电膜可以通过堆叠每个用可以用于第一导电膜的材料形成的层形成。注意抗蚀剂掩模可通过喷墨法形成。在喷墨法中不使用光掩模；从而，可以减少制造成本。此外，抗蚀剂掩模可使用多灰度掩模形成。多灰度掩模是光透过该掩模具有多个强度的掩模。当使用多灰度掩模时，可以形成具有有不同厚度的部分的抗蚀剂掩模，并且这样的抗蚀剂掩模可以在连续的蚀刻步骤中使用；因此，可以减少制造成本。然后，第一绝缘膜在导电层401a之上形成以形成绝缘层402a。氧化物半导体膜在绝缘层402之上形成，并且然后该氧化物半导体膜被蚀刻并且经受第一热处理，由此形成氧化物半导体层403a (参见图8B)。例如，第一绝缘膜可以通过溅射法、等离子体CVD法或类似方法形成。例如，当第一绝缘膜通过高密度等离子体CVD法(例如，使用以2. 45GHz的频率的微波的高密度等离子体CVD法)形成时，绝缘层40 可以是致密的并且由此具有提高的击穿电压。此外，第一绝缘膜可以使用可以用于绝缘层40 的材料形成。第一绝缘膜可以通过堆叠每个用可以用于第一绝缘膜的材料形成的层形成。氧化物半导体膜可以通过溅射法形成。注意氧化物半导体膜可在稀有气体气氛、 氧气氛或在稀有气体和氧的混合气氛中形成。氧化物半导体膜可以使用可以用于氧化物半导体层403a的氧化物半导体材料形成。对于氧化物半导体膜的形成，可以使用具有采用摩尔比的组成比 In2O3 Ga2O3 ZnO = 1 1 1 或 In2O3 Ga2O3 ZnO = 1 1 2 的氧化物靴。在使用的氧化物靶中，除了由空白等占用的区域外的部分的体积关于总体积的比例(该比例也称为填充系数)优选地高于或等于90%并且低于或等于100%，更优选地高于或等于95% 并且低于或等于99. 9%。利用具有高填充系数的靶，可以形成致密氧化物半导体膜。此外，作为用于形成氧化物半导体膜的溅射气体，例如，优选使用从其中去除例如氢、水、羟基或氢化物等杂质的高纯度气体。在氧化物半导体膜形成之前，可执行预热。通过预热，例如氢或湿气等杂质从绝缘层40 和氧化物半导体膜释放。注意在预热腔中执行预热的情况下，例如，低温泵优选地提供为预热腔中的排气装置。此外，当衬底400a放置在减压下并且衬底400a的温度设置高于或等于100°C并且低于或等于600°C，优选地高于或等于200°C并且低于或等于400°C时，可形成氧化物半导体膜。通过加热衬底400a，氧化物半导体膜中的杂质的浓度可以减小并且在溅射期间对氧化物半导体膜的损伤可以减小。此外，例如，在其中形成氧化物半导体膜的沉积腔中剩余的湿气可以用捕集真空泵或类似物去除。作为捕集真空泵，例如，可以使用低温泵、离子泵或钛升华泵。此外，提供有冷阱(cold trap)的涡轮泵可以用于去除在沉积腔中剩余的湿气。在氧化物半导体膜形成之前，优选执行反向溅射以去除附着在绝缘层40 的表面上的粉状物质(也称为颗粒或灰尘)。该反向溅射指其中当电压没有施加到靶侧时，RF 电源用于施加电压到氩、氮、氦或氧气氛中的衬底侧使得产生等离子体以将衬底的表面改性的方法。例如，氧化物半导体膜可以使用第二抗蚀剂掩模蚀刻，第二抗蚀剂掩模通过第二光刻步骤在氧化物半导体膜的一部分之上形成。注意该第二抗蚀剂掩模在氧化物半导体膜蚀刻后去除。例如，干法蚀刻、湿法蚀刻或干法蚀刻和湿法蚀刻两者可以用于蚀刻氧化物半导体膜。氧化物半导体膜可以例如使用磷酸、醋酸、硝酸的混合溶液作为蚀刻剂蚀刻。 IT007N(由Kanto Chemical Co.，Inc.生产)可用作用于蚀刻氧化物半导体膜的蚀刻剂。另外，例如，第一热处理在高于或等于400°C并且低于或等于750°C，或高于或等于400°C并且低于衬底的应变点执行。通过第一热处理，可以执行脱水或脱氢。热处理的热处理设备可以是电炉或用于通过从例如电阻加热元件等加热元件热传导或热辐射加热对象的设备。例如，可以使用例如气体快速热退火(GRTA)设备或灯快速热退火(LRTA)设备等快速热退火(RTA)设备。例如，LRTA设备是用于通过从例如卤素灯、 金属卤化物灯、氙弧灯，碳弧灯，高压钠灯或高压汞灯等灯发射的光(电磁波)的辐射加热对象的设备。GRTA设备是用于使用高温气体热处理的设备。作为该高温气体，可以使用通
17过热处理不与对象反应的稀有气体或惰性气体(例如，氮)。例如，作为第一热处理，可采用GRTA，其包括在加热到650°C至700°C的惰性气体中加热若干分钟。注意水、氢等不包含在第一热处理中使用的气体中是优选的。该气体具有 6N(99. 9999%)或更高、优选地7N(99. 99999% )或更高的纯度是优选的，S卩，杂质浓度低于或等于lppm、更优选地低于或等于0. Ippm是优选的。在氧化物半导体层在第一热处理中加热后，高纯度氧气、高纯度队0气或超干空气 (具有低于或等于_40°C、优选地低于或等于_60°C的露点)可引入相同的炉中，同时加热温度被保持或者降低。氧气或队0气不含水、氢等是优选的。引入热处理设备的氧气或N2O 气的纯度优选地等于或高于6N，更优选地等于或高于7N，即氧气或N2O气的杂质浓度优选地等于或低于lppm，更优选地等于或低于0. lppm。引入的氧气或N2O气供应氧给氧化物半导体层403a，由此可以纯化氧化物半导体层403a。注意第一热处理可在氧化物半导体膜形成和蚀刻后执行。备选地，氧化物半导体膜可在氧化物半导体膜形成并且第一热处理执行后蚀刻。除上文的时序的外，第一热处理可在导电层40 和406a在氧化物半导体层403a 之上形成之后或在氧化物绝缘层407a在导电层40 和406a之上形成之后执行，只要第一热处理在氧化物半导体层形成之后执行即可。备选地，氧化物半导体膜可通过两个沉积步骤形成并且热处理可在每个沉积步骤之后执行使得所得的氧化物半导体膜可包括具有垂直于膜表面取向的c轴的结晶区。例如，具有等于或大于3nm并且等于或小于15nm的厚度的第一氧化物半导体膜形成并且在氮、氧、稀有气体或干燥空气的气氛中经受等于或高于450°C并且等于或低于850°C、优选地等于或高于550°C并且等于或低于750°C的温度的第一热处理，使得第一氧化物半导体膜在包括表面的区域中包括结晶区(包括片状晶体)；然后，比第一氧化物半导体膜厚的第二氧化物半导体膜形成并且经受等于或高于450°C并且等于或低于850°C、优选地等于或高于600°C并且等于或低于700°C的温度的第二热处理，使得晶体使用第一氧化物半导体膜作为晶体生长的籽晶从第一氧化物半导体膜向上生长进入第二氧化物半导体膜，由此第二氧化物半导体膜的整体结晶。采用这样的方式，可以形成包括具有垂直于膜表面取向的 c轴的结晶区的氧化物半导体膜。从而形成的氧化物半导体膜比形成的单层氧化物半导体膜厚。然后，第二导电膜在绝缘层40 和氧化物半导体层403a之上形成并且被选择性蚀刻以形成导电层40 和406a (参见图8C)。例如，第三抗蚀剂掩模通过第三光刻步骤在第二导电膜的一部分之上形成并且第二导电膜使用该第三抗蚀剂掩模蚀刻以形成导电层405a和406a。注意该第三抗蚀剂掩模在导电层40 和406a形成后去除。此外，第二导电膜可以使用可以用于导电层40 和406a的材料形成。第二导电膜可以通过堆叠每个用可以用于第二导电膜的材料形成的层形成。第二导电膜可以是例如金属材料(例如铝、铬、铜、钽、钛、钼或钨等)膜；或包含这些金属材料中的任何材料作为主要组分的合金材料膜。第二导电膜可以是通过堆叠可以用作第二导电膜的膜形成的膜的堆叠。
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注意第三抗蚀剂掩模优选地通过曝光于紫外线、KrF激光或ArF激光形成。所得晶体管的沟道长度L取决于在氧化物半导体层403a之上互相邻近的导电层40 和406a的底端之间的间隔的宽度。在其中执行曝光以形成使沟道长度L小于25nm的第三抗蚀剂掩模的情况下，曝光优选地使用具有几纳米到几十纳米的极短波长的远紫外线执行。在通过远紫外光的曝光中，分辨率是高的并且聚焦深度是大的。因此，所得的晶体管的沟道长度L 可以等于或大于IOnm并且等于或小于lOOOnm。在形成导电层40 和406a后，可执行预热。该预热可与上文的那个相似地执行。然后，氧化物绝缘层407a形成为与氧化物半导体层403a接触。例如，氧化物绝缘层407a可以通过其中例如水或氢等杂质不进入氧化物绝缘层 407a的方法(例如，溅射法)在稀有气体(典型地，氩)气氛、氧气氛或稀有气体和氧的混合气氛中在氧化物半导体层403a、导电层40 和导电层406a之上形成第二绝缘膜来形成。 通过形成其中例如水或氢等杂质不进入氧化物绝缘层407a的氧化物绝缘层407a，可以防止氧化物半导体层的背沟道的电阻减小。在氧化物绝缘层407a的形成中衬底的温度优选地等于或高于室温并且等于或低于300°C。例如，第二绝缘膜可使用氧化硅靶或硅靶形成。例如，利用硅靶，氧化硅膜可以在含氧的气氛中通过溅射法形成为第二绝缘膜。此外，作为用于形成第二绝缘膜的溅射气体，例如，优选使用例如氢、水、羟基或氢化物等杂质从其中去除的高纯度气体。在氧化物绝缘层407a形成之前，可执行使用例如队0、N2或Ar等气体的等离子体处理以去除吸附在氧化物半导体层403a暴露的表面上的水或类似物。在执行该等离子体处理的情况下，氧化物绝缘层407a优选地在等离子体处理之后形成而没有暴露于空气。此外，在氧化物绝缘层407a形成之后，第二热处理(优选地在等于或高于200 °C并且等于或低于40(TC，例如等于或高于250°C并且等于或低于350°C )可在惰性气体气氛或氧气气氛中执行。例如，第二热处理在氮气氛中在250°C执行一小时。通过第二热处理，施加热同时氧化物半导体层403a的上表面的一部分与氧化物绝缘层407a接触。通过上文的工艺，例如氢、湿气、羟基或氢化物(也称为氢化合物)等杂质可以有意地从氧化物半导体层去除，并且另外氧可以供应给氧化物半导体层。从而，纯化氧化物半导体层。通过上文的工艺，晶体管形成(参见图8D)。当氧化物绝缘层407a是具有许多缺陷的氧化硅层时，氧化物半导体层403a中例如氢、湿气、羟基或氢化物等杂质通过在氧化硅层形成之后执行的第二热处理而扩散进入氧化物绝缘层407a，由此氧化物半导体层403a中的杂质可以进一步减少。保护绝缘层可在氧化物绝缘层407a之上形成。例如，该保护绝缘层通过RF溅射法形成绝缘膜来提供。RF溅射法作为保护绝缘层的形成方法是优选的，因为它提供高产出率。上文是用于制造图7A中的晶体管的方法的示例。注意用于修整该实施例中的晶体管的方法可包括使用氧等离子体的氧掺杂处理。 例如，可执行使用2.45GHz的高密度等离子体的氧掺杂处理。注意该氧掺杂处理可在充当栅极绝缘层的绝缘层形成之后、在氧化物半导体膜形成之后、在第一热处理之后、在充当源电极或漏电极的导电层形成之后或在氧化物绝缘层形成之后执行。通过该氧掺杂处理，制造的晶体管的电特性中的变化可以减小。注意用于制造晶体管的方法的给定示例不必仅应用于图7A中的晶体管。例如，上文用于制造图7A中的晶体管的方法的示例的说明可以视情况应用于图7B至7D的部件，其具有与图7A的部件相同的标号并且具有与图7A的部件的功能至少部分相同的功能。如参照图7A至7D和图8A至8D描述的，该实施例中的晶体管具有一种结构，其包括充当栅电极的第一导电层；充当栅极绝缘层的绝缘层；其中形成沟道并且其与第一导电层重叠而该绝缘层插入其之间的氧化物半导体层；电连接到该氧化物半导体层并且充当源电极和漏电极中的一个的第二导电层；以及电连接到该氧化物半导体层并且充当源电极和漏电极中的另一个的第三导电层。该氧化物半导体层与氧化物绝缘层接触。其中形成沟道的氧化物半导体层是通过纯化做成i型或大致上i型的氧化物半导体层。通过氧化物半导体层的纯化，氧化物半导体层的载流子浓度可以低于IXlO14/ cm3，优选地低于lX1012/cm3，更优选地低于1 X lO^/cm3，并且从而，可以抑制由于温度变化引起的特性中的变化。利用上文的结构，每微米沟道宽度的关断状态电流可以等于或小于 10aA(l X I(T17A)，等于或小于laA(l X I(T18A)，等于或小于IOzA (1 X I(T2qA)，进一步等于或小于IzA(IX I(T21A)，并且更进一步等于或小于IOOyA(IX I(T22A)。晶体管的关断状态电流尽可能小是优选的。该实施例中晶体管的关断状态电流的最小值估计是大约10_3°Α/μπι。此外，在用于特性评估的元件中的关断状态电流的测量值将在下文描述。其中L/W = 3 μ m/10000 μ m的晶体管用作特性评估的元件。该晶体管的初始特性 (栅极和源极之间的电压(也称为电压VG)与源极和漏极之间的电流(电流ID)之间的关系)在图9中示出。注意在测量中，衬底的温度是室温，源极和漏极之间的电压(在下文中， 称为漏电压或电压VD)是IV或10V，并且栅极和源极之间的电压是-20V至+20V。如在图9中示出的，其中L/W = 3 μ m/10000 μ m的晶体管是增强型晶体管，并且当漏电压是IV或IOV时具有等于或小于1 X IO-13A的关断状态电流。该关断状态电流等于或小于分析器(半导体参数分析器，由Agilent Technologies Inc.制造的Agilent 4156C) 的分辨率(IOOfA)。将描述基于采用用于特性评估的另一个电路测量的漏电流的该实施例中晶体管的关断状态电流的计算的示例。用于特性评估的该电路的结构参照图10描述。图10是示出用于特性评估的电路的结构的电路图。图10中用于特性评估的电路包括多个测量系统801。该测量系统801并联连接。 在该示例中，八个测量系统801并联连接。测量系统801包括晶体管811、晶体管812、电容器813、晶体管814和晶体管815。电压Vl输入到晶体管811的源极和漏极中的一个，并且电压Vext_a输入到晶体管811的栅极。晶体管811用于注入电荷。晶体管812的源极和漏极中的一个连接到晶体管811的源极和漏极中的另一个， 电压V2输入到晶体管812的源极和漏极中的另一个，并且电压Vext_b输入到晶体管812 的栅极。晶体管812用于评估漏电流。注意这里的漏电流包括晶体管的关断状态电流。电容器813的第一电极连接到晶体管811的源极和漏极中的另一个。电压V2输入到电容器813的第二电极。这里，OV作为电压V2输入。
电压V3输入到晶体管814的源极和漏极中的一个。晶体管814的栅极连接到晶体管811的源极和漏极中的另一个。注意其中晶体管814的栅极、晶体管811的源极和漏极中的另一个、晶体管812的源极和漏极中的该一个和电容器813的第一电极互相连接的部分也称为节点A。晶体管815的源极和漏极中的一个连接到晶体管814的源极和漏极中的另一个， 电压V4输入到晶体管815的源极和漏极中的另一个，并且电压Vext_c输入到晶体管815 的栅极。注意这里，0. 5V作为电压Vext_c输入。测量系统801输出其中晶体管814的源极和漏极中的另一个连接到晶体管815的源极和漏极中的该一个的部分的电压，其作为输出电压Vout。这里，具有10 μ m的沟道长度L和10 μ m的沟道宽度W并且包括氧化物半导体层的晶体管用作晶体管811的示例。具有3 μ m的沟道长度L和100 μ m的沟道宽度W并且包括氧化物半导体层的晶体管用作晶体管814和晶体管815中的每个的示例。包括氧化物半导体层的底栅极晶体管用作晶体管812的示例，其中源和漏电极在氧化物半导体层上并且与氧化物半导体层接触，没有提供其中源和漏电极与栅电极重叠的区域，而提供具有Iym 的宽度的偏移区。该偏移区的提供可以减少寄生电容。此外，对于晶体管812采用在沟道长度L和沟道宽度W中不同的六个条件(参见表格1)。[表格1]
权利要求
1.一种脉冲转换器电路，其包括第一信号输入到其中并且第二信号从其中输出的逻辑电路， 其中所述逻辑电路包括所述第一信号输入到其栅极的P沟道晶体管，所述P沟道晶体管根据栅极的电压确定所述第二信号的电压是否设置到第一电压；以及η沟道晶体管，其具有增强型，并且具有比所述ρ沟道晶体管的阈值电压绝对值大的阈值电压绝对值，并且所述第一信号输入到其栅极，所述η沟道晶体管根据栅极的电压确定所述第二信号的电压是否设置到高于所述第一电压的第二电压，其中所述P沟道晶体管包括在其中形成沟道并且包括族14元素的半导体层，并且其中所述η沟道晶体管包括在其中形成沟道并且载流子浓度小于IXlO1Vcm3的氧化物半导体层。
2.一种脉冲转换器电路，其包括第一信号输入到其中并且第二信号从其中输出的第一逆变器；以及所述第二信号输入到其中并且第三信号从其中输出的第二逆变器，其中所述第一逆变器包括所述第一信号输入到其栅极的P沟道晶体管，所述P沟道晶体管根据栅极的电压确定所述第二信号的电压是否设置到第一电压；以及η沟道晶体管，其具有增强型，并且具有比所述ρ沟道晶体管的阈值电压绝对值大的阈值电压绝对值，并且所述第一信号输入到其栅极，所述η沟道晶体管根据栅极的电压确定所述第二信号的电压是否设置到低于所述第一电压的第二电压，其中所述P沟道晶体管包括在其中形成沟道并且包括族14元素的半导体层，并且其中所述η沟道晶体管包括在其中形成沟道并且载流子浓度小于IXlO1Vcm3的氧化物半导体层。
3.—种脉冲转换器电路，其包括第一信号输入到其中并且第二信号从其中输出的第一逆变器；以及所述第二信号输入到其中并且第三信号从其中输出的第二逆变器，其中所述第二逆变器包括所述第二信号输入到其栅极的P沟道晶体管，所述P沟道晶体管根据栅极的电压确定所述第三信号的电压是否设置到第一电压；以及η沟道晶体管，其具有增强型，并且具有比所述ρ沟道晶体管的阈值电压绝对值大的阈值电压绝对值，并且所述第二信号输入到其栅极，所述η沟道晶体管根据栅极的电压确定所述第三信号的电压是否设置到低于所述第一电压的第二电压，其中所述P沟道晶体管包括在其中形成沟道并且包括族14元素的半导体层，并且其中所述η沟道晶体管包括在其中形成沟道并且载流子浓度小于IXlO1Vcm3的氧化物半导体层。
4.一种脉冲转换器电路，其包括第一信号输入到其中并且第二信号从其中输出的逻辑电路，其中所述逻辑电路包括 所述第一信号输入到其栅极的P沟道晶体管，其中所述P沟道晶体管根据栅极的电压确定所述第二信号的电压是否设置到第一电压；以及所述第一信号输入到其栅极的η沟道晶体管，其中所述η沟道晶体管根据栅极的电压确定所述第二信号的电压是否设置到高于所述第一电压的第二电压， 其中所述η沟道晶体管包括氧化物半导体层。
5.如权利要求4所述的脉冲转换器电路，其中所述η沟道晶体管具有比所述ρ沟道晶体管的阈值电压绝对值大的阈值电压绝对值。
6.如权利要求4所述的脉冲转换器电路，其中所述η沟道晶体管是增强型晶体管。
7.如权利要求4所述的脉冲转换器电路，其中所述氧化物半导体层的载流子浓度小于 lX10w/cm3。
8.如权利要求4所述的脉冲转换器电路，其中所述ρ沟道晶体管包括半导体层，其包括族14元素。
9.一种脉冲转换器电路，其包括第一信号输入到其中并且第二信号从其中输出的第一逆变器；以及所述第二信号输入到其中并且第三信号从其中输出的第二逆变器，其中所述第一逆变器包括所述第一信号输入到其栅极的P沟道晶体管，其中所述P沟道晶体管根据栅极的电压确定所述第二信号的电压是否设置到第一电压；以及所述第一信号输入到其栅极的η沟道晶体管，其中所述η沟道晶体管根据栅极的电压确定所述第二信号的电压是否设置到低于所述第一电压的第二电压， 其中所述η沟道晶体管包括氧化物半导体层。
10.如权利要求9所述的脉冲转换器电路，其中所述η沟道晶体管具有比所述ρ沟道晶体管的阈值电压绝对值大的阈值电压绝对值。
11.如权利要求9所述的脉冲转换器电路，其中所述η沟道晶体管是增强型晶体管。
12.如权利要求9所述的脉冲转换器电路，其中所述氧化物半导体层的载流子浓度小于 IX IO1Vcm3。
13.如权利要求9所述的脉冲转换器电路，其中所述ρ沟道晶体管包括半导体层，其包括族14元素。
14.一种脉冲转换器电路，其包括第一信号输入到其中并且第二信号从其中输出的第一逆变器；以及所述第二信号输入到其中并且第三信号从其中输出的第二逆变器，其中所述第二逆变器包括所述第二信号输入到其栅极的P沟道晶体管，其中所述P沟道晶体管根据栅极的电压确定所述第三信号的电压是否设置到第一电压；以及所述第二信号输入到其栅极的η沟道晶体管，其中所述η沟道晶体管根据栅极的电压确定所述第三信号的电压是否设置到低于所述第一电压的第二电压， 其中所述η沟道晶体管包括氧化物半导体层。
15.如权利要求14所述的脉冲转换器电路，其中所述η沟道晶体管具有比所述ρ沟道晶体管的阈值电压绝对值大的阈值电压绝对值。
16.如权利要求14所述的脉冲转换器电路，其中所述η沟道晶体管是增强型晶体管。
17.如权利要求14所述的脉冲转换器电路，其中所述氧化物半导体层的载流子浓度小于 IX IO1Vcm3。
18.如权利要求14所述的脉冲转换器电路，其中所述ρ沟道晶体管包括半导体层，其包括族14元素。
19.一种脉冲转换器电路，其包括 输入端子；包括含族14元素的半导体层的ρ沟道晶体管，其中所述ρ沟道晶体管的栅极连接到所述输入端子；包括氧化物半导体层的η沟道晶体管，其中所述η沟道晶体管的栅极连接到所述输入端子；电连接到所述P沟道晶体管的源极或漏极中的一个和所述η沟道晶体管的源极或漏极中的一个的输出端子；电连接到所述P沟道晶体管的源极或漏极中的另一个的第一电压端子； 电连接到所述η沟道晶体管的源极或漏极中的另一个的第二电压端子。
20.如权利要求19所述的脉冲转换器电路，其中所述第二电压端子的电压高于所述第一电压端子的电压。
21.如权利要求19所述的脉冲转换器电路，其中所述η沟道晶体管具有比所述ρ沟道晶体管的阈值电压绝对值大的阈值电压绝对值。
22.如权利要求19所述的脉冲转换器电路，其中所述η沟道晶体管是增强型晶体管。
23.如权利要求19所述的脉冲转换器电路，其中所述氧化物半导体层的载流子浓度小于 IX IO1Vcm3。
24.一种脉冲转换器电路，其包括 输入端子；包括含族14元素的半导体层的第一 ρ沟道晶体管，其中所述第一 ρ沟道晶体管的栅极连接到所述输入端子；包括连接到所述输入端子的栅极的第一 η沟道晶体管；电连接到所述第一 P沟道晶体管的源极或漏极中的一个和所述第一 η沟道晶体管的源极或漏极中的一个的第一输出端子；包括含族14元素的半导体层的第二 ρ沟道晶体管，其中所述第二 ρ沟道晶体管的栅极连接到所述第一输出端子；包括连接到所述第一输出端子的栅极的第二 η沟道晶体管；电连接到所述第二 P沟道晶体管的源极或漏极中的一个和所述第二 η沟道晶体管的源极或漏极中的一个的第二输出端子；电连接到所述第一P沟道晶体管的源极或漏极中的另一个和所述第二P沟道晶体管的源极或漏极中的另一个的第一电压端子；以及电连接到所述第一 η沟道晶体管的源极或漏极中的另一个和所述第二 η沟道晶体管的源极或漏极中的另一个的第二电压端子，其中所述第一 η沟道晶体管和所述第二 η沟道晶体管中的一个包括氧化物半导体层。
25.如权利要求M所述的脉冲转换器电路，其中所述第一电压端子的电压高于所述第二电压端子的电压。
全文摘要
脉冲转换器电路包括第一信号输入到其中并且第二信号从其中输出的逻辑电路。该逻辑电路包括p沟道晶体管，其根据栅极的电压确定该第二信号的电压是否设置到第一电压；和n沟道晶体管，其根据栅极的电压确定第二信号的电压是否设置到高于第一电压的第二电压。该p沟道晶体管包括含族14的元素的半导体层。该n沟道晶体管包括氧化物半导体层。
文档编号H03K19/0185GK102355252SQ20111014865
公开日2012年2月15日 申请日期2011年5月18日 优先权日2010年5月21日
发明者斎藤利彦 申请人:株式会社半导体能源研究所