时钟信号转换方法和装置制造方法
【专利摘要】本发明公开了一种时钟信号转换方法和装置，上述方法包括以下步骤：电平移动电路收到电流模逻辑CML差分信号时，对其进行电平移动，并将经过电平移动的CML差分信号输入电平转换电路；上述电平转换电路根据收到的CML差分信号，产生多相正交时钟信号。本发明不仅可以将CML逻辑转换为CMOS逻辑，还能在转换完成后获得50%占空比的高质量多相时钟信号，从而可以降低时钟与数据恢复系统的静态功耗，提高数据恢复效率。
【专利说明】时钟信号转换方法和装置
【技术领域】
[0001]本发明涉及信号转换【技术领域】，尤其涉及一种时钟信号转换方法和装置。
【背景技术】
[0002]高速串行数据传输时需要使用时钟与数据恢复系统。时钟与数据恢复系统广泛使用各种时钟信号恢复传输数据，如两相(相位相差180度)或四相(相位为0度、90度、180度、270度)时钟信号。因此，时钟信号质量的好坏直接影响到传输性能。在高速解串行系统中经常使用相位相差180度的两相时钟信号。在其他一些时钟与数据恢复系统中，甚至需要使用更多相的时钟信号。对于多相时钟信号，一般采用其上升沿和下降沿恢复数据，所以通常要求时钟能满足50%占空比的要求，以提高系统性能。
[0003]CML (current mode logic,电流模逻辑)电路由于其摆幅小、速度快，已被广泛应用到时钟与数据恢复系统中，但对于相对低速的部分数据，系统往往希望采用CMOS(Complementary Metal Oxide Semiconductor,互补金属氧化物半导体)逻辑电路，以减小电路的静态功耗。现有技术虽然可以将CML信号转换为CMOS信号，但在转换完成后，却不能产生系统需要的50%占空比的多相正交信号，从而不能有效降低电路的静态功耗。
【发明内容】
[0004]本发明的目的在于，提供一种时钟信号转换方法和装置，以解决现有技术将CML信号转换为CMOS信号后，不能获得高质量的多相正交信号的技术问题。
[0005]本发明通过以下技术方案解决上述技术问题:
[0006]一种时钟信号转换方法，包括以下步骤:
[0007]电平移动电路收到电流模逻辑CML差分信号时，对其进行电平移动，并将经过电平移动的CML差分信号输入电平转换电路；
[0008]上述电平转换电路根据收到的CML差分信号,产生多相正交时钟信号。
[0009]上述电平转换电路根据收到的CML差分信号，产生多相正交时钟信号步骤包括:
[0010]上述电平转换电路接收经过电平移动的CML差分信号，将其放大，然后输出相位相差180度的第一互补金属氧化物半导体CMOS时钟信号和第二 CMOS时钟信号；
[0011]上述第一占空比调整电路接收上述第一 CMOS时钟信号，产生相位分别为0度和180度的时钟信号；
[0012]上述第二占空比调整电路接收上述第二 CMOS时钟信号，产生相位分别为90度和270度的时钟信号。
[0013]根据优选实施例，上述电平移动电路中包括两个由N型金属氧化物半导体NMOS管和电流源串接而成的电平移动模块；
[0014]上述电平转换电路中包括交叉耦合的第一 P型金属氧化物半导体PMOS管和第二PMOS管，还包括接收输入信号的第一 NMOS管和第二 NMOS管；
[0015]上述第一占空比调整电路由第一二分频器、第一反相器、第一驱动反相器、第二二分频器、第二反相器及第二驱动反相器顺序串接而成；
[0016]上述第二占空比调整电路由第三二分频器、第三反相器、第三驱动反相器、第四二分频器、第四反相器及第四驱动反相器顺序串接而成。
[0017]根据优选实施例，上述电平移动电路收到电流模逻辑CML差分信号时，对其进行电平移动，并将经过电平移动的CML差分信号输入电平转换电路步骤包括:
[0018]上述电平移动电路通过第一电平移动模块对收到的原始CML差分信号中的第一CML信号进行电平移动，通过第二电平移动模块对所述原始CML差分信号中的第二 CML信号进行电平移动，使上述第一 CML信号和第二 CML信号的电平达到上述电平转换电路的最佳工作电平；
[0019]然后上述第一电平移动模块和第二电平移动模块将各自处理的经过电平移动的信号输入上述电平转换电路。
[0020]根据优选实施例，上述电平转换电路接收经过电平移动的CML差分信号，将其放大，然后输出相位相差180度的第一 CMOS时钟信号和第二 CMOS时钟信号步骤包括:
[0021 ] 上述电平转换电路通过上述第一 NMOS管接收经过电平移动的第一 CML信号，并将其输入上述第一 PMOS管中；通过上述第二 NMOS管接收经过电平移动的第二 CML信号，并将其输入上述第二 PMOS管中；
[0022]上述第一 PMOS管对收到的信号进行放大，然后输出上述第一 CMOS时钟信号；
[0023]上述第二 PMOS管对收到的信号进行放大，然后输出上述第二 CMOS时钟信号。
[0024]上述第一占空比调整电路接收上述第一 CMOS时钟信号，产生相位分别为0度和180度的时钟信号步骤包括:
[0025]上述第一二分频器接收上述第一 CMOS时钟信号,产生第一驱动信号CK2,并将上述第一驱动信号CK2输入上述第一反相器中；
[0026]上述第一反相器收到上述第一驱动信号CK2后,产生相位为0度的时钟信号CK3,并将上述时钟信号CK3输入上述第一驱动反相器中；
[0027]上述第一驱动反相器收到上述时钟信号CK3后，产生第二驱动信号CK4，并将上述第二驱动信号CK4输入上述第二二分频器中；
[0028]上述第二二分频器收到上述第二驱动信号CK4后，根据上述电平转换电路输入的第一 CMOS时钟信号产生第三驱动信号CK5,并将上述第三驱动信号CK5输入上述第二反相器中；
[0029]上述第二反相器收到上述第三驱动信号CK5后，产生相位为180度的时钟信号CK6。
[0030]上述第二占空比调整电路接收上述第二 CMOS时钟信号，产生相位分别为90度和270度的时钟信号步骤包括:
[0031]上述第三二分频器接收上述第二 CMOS时钟信号，产生第四驱动信号CK7，并将上述第四驱动信号CK7输入上述第三反相器中；
[0032]上述第三反相器收到上述第四驱动信号CK7后，产生相位为90度的时钟信号CK8，并将上述时钟信号CK8输入上述第三驱动反相器中；
[0033]上述第三反相器收到上述时钟信号CK8后，产生第五驱动信号CK9，并将上述第五驱动信号CK9输入上述第四二分频器中；[0034]上述第四二分频器收到上述第五驱动信号CK9后，根据上述电平转换电路输入的第二 CMOS时钟信号产生第六驱动信号CK10,并将上述第六驱动信号CKlO输入上述第四反相器中；
[0035]上述第四反相器收到上述第六驱动信号CKlO后，产生相位为270度的时钟信号cm。
[0036]本发明还采用以下技术方案:
[0037]一种时钟信号转换装置，包括:依次电连接的电平移动电路和电平转换电路；
[0038]上述电平移动电路，用于在收到CML差分信号时，对其进行电平移动，并将移动电平后的CML差分信号输入电平转换电路；
[0039]上述电平转换电路，用于根据收到的CML差分信号,产生多相正交时钟信号。
[0040]进一步地，上述电平转换电路，用于将收到的CML差分信号放大，然后输出一对相位相差180度的CMOS时钟信号。
[0041]上述装置还包括:分别与上述电平转换电路电连接的第一占空比调整电路和第二占空比调整电路；
[0042]上述第一占空比调整电路，用于接收上述电平转换电路输出的第一 CMOS时钟信号，产生相位为0度和180度的正交时钟信号；
[0043]上述第二占空比调整电路，用于接收上述电平转换电路输出的第二 CMOS时钟信号，产生相位为90度和270度的正交时钟信号。
[0044]上述电平移动电路中包括两个由NMOS管和电流源串接而成的电平移动模块。
[0045]上述电平转换电路中包括交叉耦合的第一 PMOS管和第二 PMOS管，还包括接收输入信号的第一 NMOS管和第二 NMOS管；
[0046]上述第一 NMOS管和第二 NMOS管，用于接收经过电平移动的CML差分信号，并将收到的信号分别输入上述第一 PMOS管和第二 PMOS管中；
[0047]上述第一 PMOS管和第二 PMOS管，用于对收到的CML差分信号进行放大，然后输出上述相位相差180度的CMOS时钟信号。
[0048]上述第一占空比调整电路和第二占空比调整电路包含相同的电路元件；
[0049]上述第一占空比调整电路由第一二分频器、第一反相器、第一驱动反相器、第二二分频器、第二反相器及第二驱动反相器顺序串接而成；
[0050]上述第二占空比调整电路由第三二分频器、第三反相器、第三驱动反相器、第四二分频器、第四反相器及第四驱动反相器顺序串接而成。
[0051]与现有技术相比，本发明具有如下有益技术效果:本发明不仅可以将CML逻辑转换为CMOS逻辑，还能在转换完成后获得50%占空比的高质量多相时钟信号，从而可以降低时钟与数据恢复系统的静态功耗，提高数据恢复效率。
【专利附图】
【附图说明】
[0052]此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中:
[0053]图1是本发明优选实施例中一种时钟信号转换方法的流程图；
[0054]图2是本发明优选实施例中一种时钟信号转换装置的模块框图；[0055]图3是本发明优选实施例中如图2所述的时钟信号转换装置的内部电路示意图；
[0056]图4是本发明优选实施例在转换时钟信号时，所采用或所得到的时钟信号的波形示意图；
[0057]图5是本发明优选实施例在调整CMOS时钟信号的占空比时，所得到的中间信号的波形示意图。
【具体实施方式】
[0058]为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚、明白，以下结合附图和实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
[0059]图1是本发明优选实施例中一种时钟信号转换方法的流程图。如图1和图3所示，本发明优选实施例的方法包括以下步骤:
[0060]步骤SlOl:将CML差分信号输入电平移动电路201中；
[0061]上述CML差分信号包括差分的第一 CML信号(CK_CML)和第二 CML信号(CK_CML_N)，其波形情况可参考图4。本实施例中，电平移动电路的电源电压为IV，CML差分信号的摆幅在0.6V到IV之间。
[0062]步骤S102:上述电平移动电路201接收上述CML差分信号，并对上述CML差分信号进行电平移动；
[0063]本发明实施例中，上述电平移动电路201中包括两个由NMOS(N-Mental-Oxide-Semiconductor, N型金属氧化物半导体)管和电流源串接而成的电平移动模块。
[0064]上述电平移动电路201收到上述CML差分信号后，通过以下方法对上述CML差分信号进行电平移动:
[0065]上述电平移动电路201通过第一电平移动模块(由NMOS管301和电流源303串接而成)对收到的原始CML差分信号中的第一 CML信号CK_CML进行电平移动，通过第二电平移动模块(由NMOS管302和电流源304串接而成)对上述原始CML差分信号中的第二 CML信号CK_CML_N进行电平移动，使上述第一 CML信号和第二 CML信号的电平达到电平转换电路202的最佳工作电平。
[0066]步骤S103:上述电平移动电路201将经过电平移动的CML差分信号输入电平转换电路202 ；
[0067]如图3所不,在本实施例中，上述第一电平移动模块对第一 CML信号CK_CML进行电平移动后，可以将得到的CML差分信号A输入上述电平转换电路202 ;上述第二电平移动模块对上述第二 CML信号CK_CML_N进行电平移动后，可以将得到的CML差分信号A_N输入上述电平转换电路202。
[0068]步骤S104:上述电平转换电路202根据收到的CML差分信号，产生相位相差180度的第一 CMOS时钟信号B和第二 CMOS时钟信号B_N ；
[0069]本发明实施例中，上述电平转换电路202中包括交叉耦合的第一 PMOS(N-Mental-Oxide-Semiconductor, P 型金属氧化物半导体)管 305 和第二 PMOS 管 306,还包括接收输入信号的第一 NMOS管307和第二 NMOS管308 ；[0070]因此，上述步骤S104具体包括:
[0071]上述电平转换电路202通过上述第一 NMOS管307接收经过电平移动的第一 CML信号，并将其输入上述第一 PMOS管305中；通过上述第二 NMOS管308接收经过电平移动的第二 CML信号，并将其输入上述第二 PMOS管306中；
[0072]上述第一 PMOS管305对收到的信号进行放大，然后输出上述第一 CMOS时钟信号B ；
[0073]上述第二 PMOS管308对收到的信号进行放大，然后输出上述第二 CMOS时钟信号B_N。
[0074]步骤SlOl采用的原始CML差分信号、步骤S102经过电平移动后的CML差分信号、以及步骤S104输出的CMOS时钟信号可参考图4，通过图4可以看出，上述第一 CMOS时钟信号B和第二 CMOS时钟信号B_N可能存在占空比失真，因此需要通过以下步骤S105-107对上述CMOS时钟信号的占空比进行调整和优化。
[0075]步骤S105:上述电平转换电路202将上述第一 CMOS时钟信号输入第一占空比调整电路203，将上述第二 CMOS时钟信号输入第二占空比调整电路204 ；
[0076]步骤S106:上述第一占空比调整电路203接收上述第一 CMOS时钟信号，产生相位为0度和180度的时钟信号；
[0077]在本发明实施例中，上述第一占空比调整电路203由第一二分频器310、第一反相器311、第一驱动反相器312、第二二分频器313、第二反相器314及第二驱动反相器315顺序串接而成。上述第二驱动反相器315与第一反相器312相匹配，以满足0度CMOS时钟与180度CMOS时钟具有相同的驱动能力。
[0078]上述步骤S106具体包括(结合图3进行阅读):
[0079]上述第一二分频器310接收上述第一 CMOS时钟信号(以B或CKl表不)，产生第一驱动信号CK2,并将上述第一驱动信号CK2输入上述第一反相器311中；
[0080]上述第一反相器311收到上述第一驱动信号CK2后,产生相位为0度的时钟信号CK3,并将上述时钟信号CK3输入上述第一驱动反相器312中；
[0081]上述第一驱动反相器312收到上述时钟信号CK3后，产生第二驱动信号CK4，并将上述第二驱动信号CK4输入上述第二二分频器313中；
[0082]上述第二二分频器313收到上述第二驱动信号CK4后，根据上述电平转换电路输入的第一 CMOS时钟信号CKl产生第三驱动信号CK5，并将上述第三驱动信号CK5输入上述第二反相器314中；
[0083]上述第二反相器314收到上述第三驱动信号CK5后，产生相位为180度的时钟信号 CK6。
[0084]步骤S107:上述第二占空比调整电路204接收上述第二 CMOS时钟信号，产生相位为90度和270度的时钟信号。
[0085]在本发明实施例中，上述第二占空比调整电路204由第三二分频器316、第三反相器317、第三驱动反相器318、第四二分频器319、第四反相器320及第四驱动反相器321顺序串接而成。
[0086]因此，上述步骤S107具体包括(结合图3进行阅读):
[0087]上述第三二分频器316接收上述第二 CMOS时钟信号(以B_N表示)，产生第四驱动信号CK7，并将上述第四驱动信号CK7输入上述第三反相器317中；
[0088]上述第三反相器317收到上述第四驱动信号CK7后，产生相位为90度的时钟信号CK8，并将上述时钟信号CK8输入上述第三驱动反相器318中；
[0089]上述第三反相器318收到上述时钟信号CK8后，产生第五驱动信号CK9，并将上述第五驱动信号CK9输入上述第四二分频器319中；
[0090]上述第四二分频器319收到上述第五驱动信号CK9后，根据上述电平转换电路输入的第二 CMOS时钟信号B_N产生第六驱动信号CK10，并将上述第六驱动信号CKlO输入上述第四反相器320中；
[0091]上述第四反相器320收到上述第六驱动信号CKlO后，产生相位为270度的时钟信号 CKll0
[0092]以上步骤详细介绍了本发明优选实施例的方法。下面通过图3和图5分析本发明得到的四相时钟信号的占空比情况。
[0093]如图3所示，上述第一驱动信号CK2经过反相器延迟Atl后才输出CK3，上述第三驱动信号CK5也经过反相器延迟Atl后才输出CK6，而CK2和CK5都是由CKl上升沿采样得到(图5)，所以CK2和CK5相位相差180度，经过相同的反相器延迟后，CK3和CK6也相差180度。另外，由于CK2和CK6的每一次翻转都是发生在CKl的上升沿，所以CK2和CK6能够获得50%的占空比，从而CK3和CK6是相位相差180度，满足50%占空比的两相正交时钟。
[0094]同理，第二 CMOS时钟信号B_N经过第二占空比调整电路204后，也将产生相位为90度和270度的两相正交时钟。所以本发明可以获得四相正交，占空比50%的时钟信号。
[0095]图2是本发明优选实施例中一种时钟信号转换装置的模块框图。如图2所示，本发明优选实施例的装置包括:依次电连接的电平移动电路201和电平转换电路202，还包括分别与上述电平转换电路电连接的第一占空比调整电路203和第二占空比调整电路204 ；
[0096]上述电平移动电路201，用于在收到CML差分时钟信号时，对其进行电平移动，并将经过电平移动的CML差分时钟信号输入电平转换电路202 ；
[0097]上述电平转换电路202，用于接收经过电平移动的CML差分时钟，将其放大，然后输出一对相位相差180度的CMOS时钟信号。
[0098]上述第一占空比调整电路203，用于接收上述电平转换电路输出的第一 CMOS时钟信号，产生相位分别为0度和180度的正交时钟信号。
[0099]上述第二占空比调整电路204，用于接收上述电平转换电路输出的第二 CMOS时钟信号，产生相位分别为90度和270度的正交时钟信号。
[0100]上述电平移动电路201、上述电平转换电路202、上述第一占空比调整电路203及第二占空比调整电路204内部的电路元件构成可参考图3，如图3所示:
[0101]上述电平移动电路中包括两个由NMOS管和电流源串接而成的电平移动模块。
[0102]上述电平转换电路中包括交叉耦合的第一 PMOS管305和第二 PMOS管306，还包括接收输入信号的第一 NMOS管307和第二 NMOS管308 ；
[0103]上述第一 NMOS管307和第二 NMOS管308，用于接收经过电平移动的CML差分信号，并将收到的信号分别输入上述第一 PMOS管305和第二 PMOS管306中；
[0104]上述第一 PMOS管305和第二 PMOS管306，用于对收到的CML差分信号进行放大，然后输出上述相位相差180度的CMOS时钟信号。
[0105]上述第一占空比调整电路203和第二占空比调整电路204包含相同的电路器件。
[0106]上述第一占空比调整电路203由第一二分频器310、第一反相器311、第一驱动反相器312、第二二分频器313、第二反相器314及第二驱动反相器315顺序串接而成；
[0107]上述第二占空比调整电路204由第三二分频器316、第三反相器317、第三驱动反相器318、第四二分频器319、第四反相器320及第四驱动反相器321顺序串接而成。
[0108]上述说明示出并描述了本发明的优选实施例，但如前所述，应当理解本发明并非局限于本文所披露的形式，不应看作是对其他实施例的排除，而可用于各种其他组合、修改和环境，并能够在本文所述发明构想范围内，通过上述教导或相关领域的技术或知识进行改动。而本领域人员所进行的改动和变化不脱离本发明的精神和范围，则都应在本发明所附权利要求的保护范围内。
【权利要求】
1.一种时钟信号转换方法，其特征在于，包括以下步骤: 电平移动电路收到电流模逻辑CML差分信号时，对其进行电平移动，并将经过电平移动的CML差分信号输入电平转换电路； 所述电平转换电路根据收到的CML差分信号,产生多相正交时钟信号。
2.根据权利要求1所述的方法，其特征在于:所述电平转换电路根据收到的CML差分信号，产生多相正交时钟信号步骤包括: 所述电平转换电路接收经过电平移动的CML差分信号，将其放大，然后输出相位相差180度的第一互补金属氧化物半导体CMOS时钟信号和第二 CMOS时钟信号； 所述第一占空比调整电路接收所述第一 CMOS时钟信号，产生相位分别为0度和180度的时钟信号； 所述第二占空比调整电路接收所述第二 CMOS时钟信号，产生相位分别为90度和270度的时钟信号。
3.根据权利要求2所述的方法，其特征在于:所述电平移动电路中包括两个由N型金属氧化物半导体NMOS管和电流源串接而成的电平移动模块； 所述电平转换电路中包括交叉耦合的第一 P型金属氧化物半导体PMOS管和第二 PMOS管，还包括接收输入信号的第一 NMOS管和第二 NMOS管； 所述第一占空比调整电路由第一二分频器、第一反相器、第一驱动反相器、第二二分频器、第二反相器及第二驱动反相器顺序串接而成； 所述第二占空比调整电路由第三二分频器、第三反相器、第三驱动反相器、第四二分频器、第四反相器及第四驱 动反相器顺序串接而成。
4.根据权利要求3所述的方法，其特征在于:所述电平移动电路收到CML差分信号时，对其进行电平移动，并将经过电平移动的CML差分信号输入电平转换电路步骤包括: 所述电平移动电路通过第一电平移动模块对收到的原始CML差分信号中的第一 CML信号进行电平移动，通过第二电平移动模块对所述原始CML差分信号中的第二 CML信号进行电平移动，使所述第一 CML信号和第二 CML信号的电平达到所述电平转换电路的最佳工作电平； 然后所述第一电平移动模块和第二电平移动模块将各自处理的经过电平移动的信号输入所述电平转换电路。
5.根据权利要求4所述的方法，其特征在于，所述电平转换电路接收经过电平移动的CML差分信号，将其放大，然后输出相位相差180度的第一 CMOS时钟信号和第二 CMOS时钟信号步骤包括: 所述电平转换电路通过所述第一 NMOS管接收经过电平移动的第一 CML信号，并将其输入所述第一 PMOS管中；通过所述第二 NMOS管接收经过电平移动的第二 CML信号，并将其输入所述第二 PMOS管中； 所述第一 PMOS管对收到的信号进行放大，然后输出所述第一 CMOS时钟信号； 所述第二 PMOS管对收到的信号进行放大，然后输出所述第二 CMOS时钟信号。
6.根据权利要求5所述的方法，其特征在于，所述第一占空比调整电路接收所述第一CMOS时钟信号，产生相位分别为0度和180度的时钟信号步骤包括: 所述第一二分频器接收所述第一 CMOS时钟信号，产生第一驱动信号CK2，并将所述第一驱动信号CK2输入所述第一反相器中； 所述第一反相器收到所述第一驱动信号CK2后,产生相位为O度的时钟信号CK3,并将所述时钟信号CK3输入所述第一驱动反相器中； 所述第一驱动反相器收到所述时钟信号CK3后，产生第二驱动信号CK4，并将所述第二驱动信号CK4输入所述第二二分频器中； 所述第二二分频器收到所述第二驱动信号CK4后，根据所述电平转换电路输入的第一 CMOS时钟信号产生第三驱动信号CK5,并将所述第三驱动信号CK5输入所述第二反相器中； 所述第二反相器收到所述第三驱动信号CK5后，产生相位为180度的时钟信号CK6。
7.根据权利要求5所述的方法，其特征在于，所述第二占空比调整电路接收所述第二CMOS时钟信号，产生相位分别为90度和270度的时钟信号步骤包括: 所述第三二分频器接收所述第二 CMOS时钟信号，产生第四驱动信号CK7，并将所述第四驱动信号CK7输入所述第三反相器中； 所述第三反相器收到所述第四驱动信号CK7后，产生相位为90度的时钟信号CK8，并将所述时钟信号CK8输入所述第三驱动反相器中； 所述第三反相器收到所述时钟信号CK8后，产生第五驱动信号CK9，并将所述第五驱动信号CK9输入所述第四二分频器中； 所述第四二分频器收到所述第五驱动信号CK9后，根据所述电平转换电路输入的第二CMOS时钟信号产生第六驱动信 号CK10，并将所述第六驱动信号CKlO输入所述第四反相器中； 所述第四反相器收到所述第六驱动信号CKlO后，产生相位为270度的时钟信号CK11。
8.—种时钟信号转换装置，其特征在于，包括:依次电连接的电平移动电路和电平转换电路； 所述电平移动电路，用于在收到CML差分信号时，对其进行电平移动，并将移动电平后的CML差分信号输入电平转换电路； 所述电平转换电路，用于根据收到的CML差分信号,产生多相正交时钟信号。
9.根据权利要求8所述的装置，其特征在于:所述电平转换电路，用于将收到的CML差分信号放大，然后输出一对相位相差180度的CMOS时钟信号。
10.根据权利要求9所述的装置，其特征在于:还包括分别与所述电平转换电路电连接的第一占空比调整电路和第二占空比调整电路； 所述第一占空比调整电路，用于接收所述电平转换电路输出的第一 CMOS时钟信号，产生相位为0度和180度的正交时钟信号； 所述第二占空比调整电路，用于接收所述电平转换电路输出的第二 CMOS时钟信号，产生相位为90度和270度的正交时钟信号。
11.根据权利要求10所述的装置，其特征在于:所述电平移动电路中包括两个由NMOS管和电流源串接而成的电平移动模块。
12.根据权利要求10所述的装置，其特征在于:所述电平转换电路中包括交叉耦合的第一 PMOS管和第二 PMOS管，还包括接收输入信号的第一 NMOS管和第二 NMOS管； 所述第一 NMOS管和第二 NMOS管，用于接收经过电平移动的CML差分信号，并将收到的信号分别输入所述第一 PMOS管和第二 PMOS管中； 所述第一 PMOS管和第二 PMOS管，用于对收到的CML差分信号进行放大，然后输出所述相位相差180度的CMOS时钟信号。
13.根据权利要求10所述的装置，其特征在于:所述第一占空比调整电路和第二占空比调整电路包含相同的电路元件； 所述第一占空比调整电路由第一二分频器、第一反相器、第一驱动反相器、第二二分频器、第二反相器及第二驱动反相器顺序串接而成； 所述第二占空比调整电路由第三二分频器、第三反相器、第三驱动反相器、第四二分频器、第四反相器及 第四驱动反相器顺序串接而成。
【文档编号】H03K19/0185GK103427825SQ201210149979
【公开日】2013年12月4日 申请日期:2012年5月15日 优先权日:2012年5月15日
【发明者】廖健生 申请人:中兴通讯股份有限公司