专利名称：延迟锁相回路及延迟锁相回路产生应用时脉的方法
技术领域：
本发明涉及一种延迟锁相回路以及延迟锁相回路产生应用时脉的方法，尤其涉及一种适用于动态随机存取记忆体的先进工艺且不会放大动态随机存取记忆体的噪声的延迟锁相回路以及延迟锁相回路产生应用时脉的方法。
背景技术：
请参照图I,图I是为现有技术说明一种延迟锁相回路100的示意图。延迟锁相回路100包含一第一延迟单元102、一复制延迟单元104、一相位检测器106及一控制器108。如图I所不，第一延迟单兀102是根据一输入时脉XCLK和第一延迟单兀102具有的一第一延迟时间Tl，产生一延迟时脉DCLK。复制延迟单元104是根据延迟时脉DCLK和复制延迟单元104具有的一复制延迟时间RDT，产生一反馈时脉FCLK，其中第一延迟时间Tl和复制延 迟时间RDT的和等于输入时脉XCLK的周期。相位检测器106接收输入时脉XCLK和反馈时脉FCLK，并根据输入时脉XCLK的相位和反馈时脉FCLK的相位之间的差值，产生一相位检测信号ros。控制器108耦接于相位检测器106用以根据相位检测信号ros，产生一相位控制信号PCS至第一延迟单元102。如此，第一延迟单元102即可根据相位控制信号PCS，调整第一延迟时间Tl，也即第一延迟单元102可根据相位控制信号PCS，调整延迟时脉DCLK的相位。如图I所示，延迟时脉DCLK被输出至一应用电路内部延迟单元110，而应用电路内部延迟单元110即可根据一应用电路内部延迟时间IT和延迟时脉DCLK，产生一应用电路输出数据时脉DQ (例如动态随机存取记忆体的输出数据时脉)，其中应用电路内部延迟时间IT和复制延迟时间RDT相同。请参照图2，图2是为说明输入时脉XCLK、反馈时脉FCLK和应用电路输出数据时脉DQ的关系示意图。如图2所示，因为第一延迟时间Tl和复制延迟时间RDT的和等于输入时脉XCLK的周期，所以当延迟锁相回路100被锁住时，反馈时脉FCLK的相位和输入时脉XCLK的相位相同(或是延迟锁相回路100锁住输入时脉XCLK的相位和反馈时脉FCLK的相位之间的差值于一固定差值)。另外，因为应用电路内部延迟时间IT和复制延迟时间RDT相同，所以第一延迟时间Tl和应用电路内部延迟时间IT的和也等于输入时脉XCLK的周期。因此，应用电路输出数据时脉DQ的上升缘即可同步于输入时脉XCLK的上升缘。请参照图3，图3是为说明在动态随机存取记忆体的先进工艺中，输入时脉XCLK和应用电路输出数据时脉DQ的关系示意图。如图3所示，因为输入时脉XCLK的周期被大幅缩短，但应用电路内部延迟时间IT却没有同步被大幅缩短，为了使应用电路输出数据时脉DQ的相位与输入时脉XCLK的相位相同，虽然仍然可以加长第一延迟时间Tl，使反馈时脉FCLK的上升缘对齐于下一个输入时脉XCLK的上升缘，但此举将导致延迟锁相回路100内的总延迟量大于输入时脉XCLK的一个时脉周期，如此将会导致记忆体内部的噪声被放大。因此，延迟锁相回路100并不适用于动态随机存取记忆体的先进工艺
发明内容
本发明的目的在于克服现有技术的缺陷，提供一种不会放大动态随机存取记忆体内部的噪声的延迟锁相回路及延迟锁相回路产生应用时脉的方法。本发明的一实施例提供一种延迟锁相回路。该延迟锁相回路包含一第一延迟单元、一第二延迟单元、一第三延迟单元、一相位检测器及一控制器。该第一延迟单元是用以接收一时脉，并根据该第一延迟单元的第一延迟时间，产生一第一延迟时脉；该第二延迟单元是耦接于该第一延迟单元，用以接收该第一延迟时脉，并根据该第二延迟单元的第二延迟时间，产生一第二延迟时脉；该第三延迟单元是耦接于该第二延迟单元，用以接收该第二延迟时脉，并根据该第三延迟单元的第三延迟时间，产生一第三延迟时脉，其中该第三延迟时间和该第二延迟时间相同；该相位检测器是用以根据该时脉和该第二延迟时脉产生一相位检测信号；该控制器是耦接于该相位检测器，用以接收该相位检测信号，并根据该相位检测信号，产生并输出一相位控制信号至该第二延迟单元和该第三延迟单元；该第二延迟单元和该第三延迟单元分别根据该相位控制信号，调整该第二延迟时间和该第三延迟时间。本发明的另一实施例提供一种延迟锁相回路产生应用时脉的方法。该方法包含接收一时脉，并根据一第一延迟时间，产生一第一延迟时脉；根据该第一延迟时脉和一第二延 迟时间，产生一第二延迟时脉；根据该第二延迟时脉和一第三延迟时间，产生一第三延迟时脉；根据该时脉和该第二延迟时脉产生一相位检测信号；根据该相位检测信号，产生并输出一相位控制信号；根据该相位控制信号，调整该第二延迟时间和该第三延迟时间。本发明提供一种延迟锁相回路以及一种延迟锁相回路产生应用时脉的方法。该延迟锁相回路以及该方法是先通过一第一延迟单元产生一第一延迟时脉，再通过一第二延迟单元产生一第二延迟时脉。因此，该第二延迟时脉的相位和一输入时脉的相位仍然相同。另外，因为一第四延迟时间和一第一延迟时间相同且一第三延迟时间和一第二延迟时间相同，所以该第四延迟时间和该第三延迟时间的和也等于该输入时脉的周期。因此，一应用电路输出数据时脉的上升缘即可同步于该输入时脉的上升缘。另外，本发明可另外通过一内插器于延迟锁相回路锁住该输入时脉的相位之后开始运作，该内插器根据第二延迟时脉的上升缘与输入时脉的上升缘，以内插法求得一具有更精细相位的内插时脉，并输出至第三延迟单元，进一步提高该延迟锁相回路的解析度。相较于现有技术，在一动态随机存取记忆体的先进工艺中，因为本发明仍可确保该应用电路输出数据时脉的上升缘同步于该输入时脉的上升缘，且由于本发明将应用电路内部延迟单元移出延迟锁相回路以外，因此本发明的延迟锁相回路中回路内的总延迟量将小于或等于输入时脉的一个时脉周期，所以本发明不会放大该动态随机存取记忆体内部的噪声。以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
图I是为现有技术说明一种延迟锁相回路的不意图；图2是为说明输入时脉、反馈时脉和应用电路输出数据时脉的关系示意图；图3是为说明在动态随机存取记忆体的先进工艺中，输入时脉和应用电路输出数据时脉的关系示意图；图4是为本发明的一实施例提供一种延迟锁相回路的不意图；图5是为说明输入时脉、第二延迟时脉和应用电路输出数据时脉的关系示意图6是为本发明的另一实施例提供一种延迟锁相回路的不意图；图7是为本发明的另一实施例说明一种延迟锁相回路产生应用时脉的方法的流程图；图8是为本发明的另一实施例说明一种延迟锁相回路产生应用时脉的方法的流程图。其中，附图标记100,400,600延迟锁相回路102、402第一延迟单元104复制延迟单元
106、408相位检测器108,410控制器110,412应用电路内部延迟单元404第二延迟单元406第三延迟单元614内插器DCLK延迟时脉DQ应用电路输出数据时脉FCLK反馈时脉FDCLK第一延迟时脉IPCLK内插时脉IT应用电路内部延迟时间PCS相位控制信号PDS相位检测信号RDT复制延迟时间SDCLK第二延迟时脉TDCLK第三延迟时脉Tl第一延迟时间T2第二延迟时间T3第三延迟时间T4第四延迟时间XCLK输入时脉700-714,800-816 步骤
具体实施例方式下面结合附图对本发明的结构原理和工作原理作具体的描述请参照图4,图4是为本发明的一实施例提供一种延迟锁相回路400的示意图。延迟锁相回路400包含一第一延迟单元402、一第二延迟单元404、一第三延迟单元406、一相位检测器408及一控制器410。第一延迟单元402是用以接收一输入时脉XCLK，并根据第一延迟单元402的第一延迟时间Tl，产生一第一延迟时脉FDCLK ;第二延迟单元404是耦接于第一延迟单元402，用以接收第一延迟时脉FDCLK，并根据第二延迟单元404的第二延迟时间T2，产生一第二延迟时脉SDCLK ;第三延迟单元406是耦接于第二延迟单元404，用以接收第二延迟时脉SDCLK，并根据第三延迟单元406的第三延迟时间T3，产生一第三延迟时脉TDCLK，其中第三延迟时间T3和第二延迟时间T2相同，且第一延迟时间Tl和第二延迟时间T2的和是等于输入时脉XCLK的周期；相位检测器408是用以接收输入时脉XCLK和第二延迟时脉SDCLK，并根据输入时脉XCLK的相位和第二延迟时脉SDCLK的相位之间的差值，产生一相位检测信号ros ;控制器410是耦接于相位检测器408，用以接收相位检测信号ros，并根据相位检测信号ros，产生并输出一相位控制信号PCS至第二延迟单元404和第三延迟单元406 ;第二延迟单元404和第三延迟单元406即可分别根据相位控制信号PCS，调整第二延迟时间T2和第三延迟时间T3。如图4所示，当输入时脉XCLK的相位领先第二延迟时脉SDCLK的相位时，相位检测器408是根据输入时脉XCLK的相位和第二延迟时脉SDCLK的相位之间的差值(对应于输入时脉XCLK的相位领先第二延迟时脉SDCLK的相位的差值)，产生相位检测信号TOS。然 后，控制器410即可根据相位检测信号H)S (对应于输入时脉XCLK的相位领先第二延迟时脉SDCLK的相位)，产生并输出相位控制信号PCS (对应于输入时脉XCLK的相位领先第二延迟时脉SDCLK的相位)至第二延迟单元404和第三延迟单元406。因此，第二延迟单元404和第三延迟单元406即可分别根据相位控制信号PCS (对应于输入时脉XCLK的相位领先第二延迟时脉SDCLK的相位)，缩短第二延迟时间T2和第三延迟时间T3。同理，当输入时脉XCLK的相位落后第二延迟时脉SDCLK的相位时，相位检测器408是根据输入时脉XCLK的相位和第二延迟时脉SDCLK的相位之间的差值(对应于输入时脉XCLK的相位落后第二延迟时脉SDCLK的相位的差值)，产生相位检测信号H)S。然后，控制器410即可根据相位检测信号PDS (对应于输入时脉XCLK的相位落后第二延迟时脉SDCLK的相位)，产生并输出相位控制信号PCS (对应于输入时脉XCLK的相位落后第二延迟时脉SDCLK的相位)至第二延迟单元404和第三延迟单元406。因此，第二延迟单元404和第三延迟单元406即可分别根据相位控制信号PCS (对应于输入时脉XCLK的相位落后第二延迟时脉SDCLK的相位)，增加第二延迟时间T2和第三延迟时间T3。如图4所示，一应用电路内部延迟单元412是耦接于第三延迟单元406，用以接收第三延迟时脉TDCLK，并根据应用电路内部延迟单元412的一第四延迟时间T4，产生一应用电路输出数据时脉DQ (例如动态随机存取记忆体的输出数据时脉)，其中第四延迟时间T4和第一延迟时间Tl相同。但本发明并不受限于应用电路输出数据时脉DQ是为动态随机存取记忆体的输出数据时脉。请参照图5，图5是为说明输入时脉XCLK、第二延迟时脉SDCLK和应用电路输出数据时脉DQ的关系示意图。如图5所示，因为第一延迟时间Tl和第二延迟时间T2的和是等于输入时脉XCLK的周期，所以当延迟锁相回路400锁住时，第二延迟时脉SDCLK的相位和输入时脉XCLK的相位相同。另外，因为第二延迟时间T2和第三延迟时间T3相同且第四延迟时间T4和第一延迟时间Tl相同，所以第四延迟时间T4和第三延迟时间T3的和也等于输入时脉XCLK的周期。因此，应用电路输出数据时脉DQ的上升缘即可同步于输入时脉XCLK的上升缘(如图5中的箭头所示)。另外，在本发明的另一实施例中，延迟锁相回路400另包含应用电路内部延迟单元412。请参照图6,图6是为本发明的另一实施例提供一种延迟锁相回路600的不意图。延迟锁相回路600和延迟锁相回路400的差别在于延迟锁相回路600另包含一内插器614。内插器614是耦接于第二延迟单元404和第三延迟单元406之间，其中内插器614是用以根据第二延迟时脉SDCLK和输入时脉XCLK，产生一内插时脉IPCLK，第三延迟单元406是根据第三延迟时间T3和内插时脉IPCLK，产生第三延迟时脉TDCLK。因此，内插器614可于延迟锁相回路600锁住输入时脉XCLK的相位和第二延迟时脉SDCLK的相位之间的差值之后，以内插法得出一更精细的固定差值，进而提高延迟锁相回路600的解析度。也即当延迟锁相回路600锁住时，内插器614可降低输入时脉XCLK的相位和内插时脉IPCLK的相位之间的固定差值。另外，在本发明的另一实施例中，延迟锁相回路600也可另包含应用电路内部延迟单元412。另外，延迟锁相回路600的其余操作原理均和延迟锁相回路400相同，此不再赘述。请参照图4、图5和图7,图7为本发明的另一实施例说明一种延迟锁相回路广生应用时脉的方法的流程图。图7的方法是利用图4的延迟锁相回路400说明，详细步骤如下 步骤700:开始；步骤702 :第一延迟单元402接收一输入时脉XCLK，并根据一第一延迟时间Tl，产生一第一延迟时脉FDCLK ；步骤704 :第二延迟单元404接收第一延迟时脉FDCLK，并根据一第二延迟时间T2，产生一第二延迟时脉SDCLK，进行步骤706与步骤712 ；步骤706 :相位检测器408根据输入时脉XCLK的相位和第二延迟时脉SDCLK的相位之间的差值，产生一相位检测信号ros ；步骤708 :控制器410根据相位检测信号TOS，产生并输出一相位控制信号PCS ；步骤710 :第二延迟单元404和第三延迟单元406即可分别根据相位控制信号PCS，调整第二延迟时间T2和第三延迟时间T3，跳回步骤704 ；步骤712 :第三延迟单元406接收第二延迟时脉SDCLK，并根据一第三延迟时间T3，产生一第三延迟时脉TDCLK ；步骤714 :应用电路内部延迟单元412接收第三延迟时脉TDCLK，并根据一第四延迟时间T4，产生一应用电路输出数据时脉DQ。在步骤702和步骤704中，如图5所示，因为第一延迟时间Tl和第二延迟时间T2的和是等于输入时脉XCLK的周期，所以当延迟锁相回路400锁住时，第二延迟时脉SDCLK的相位和输入时脉XCLK的相位相同。在步骤706中，相位检测器408可根据输入时脉XCLK的相位领先或落后第二延迟时脉SDCLK的相位(也即输入时脉XCLK的相位和第二延迟时脉SDCLK的相位之间的差值)，产生相位检测信号H)S。在步骤708中，控制器410即可根据相位检测信号H)S，产生并输出相对应的相位控制信号PCS。在步骤710中，第二延迟单元404和第三延迟单元406即可分别根据相位控制信号PCS，调整第二延迟时间T2和第三延迟时间T3，也即当输入时脉XCLK的相位领先第二延迟时脉SDCLK的相位时，第二延迟单元404和第三延迟单元406即可分别根据相位控制信号PCS，缩短第二延迟时间T2和第三延迟时间T3 ;当输入时脉XCLK的相位落后第二延迟时脉SDCLK的相位时，第二延迟单元404和第三延迟单元406即可分别根据相位控制信号PCS，增加第二延迟时间T2和第三延迟时间T3。在步骤712和步骤714中，因为第四延迟时间T4和第一延迟时间Tl相同且第三延迟时间T3和第二延迟时间T2相同，所以如图5所示，第四延迟时间T4和第三延迟时间T3的和也等于输入时脉XCLK的周期。因此，应用电路输出数据时脉DQ的上升缘即可同步于输入时脉XCLK的上升缘(如图5中的箭头所示)。请参照图6和图8,图8为本发明的另一实施例说明一种延迟锁相回路广生应用时脉的方法的流程图。图8的方法是利用图6的延迟锁相回路600说明，详细步骤如下步骤800:开始；步骤802 :第一延迟单元402接收一输入时脉XCLK，并根据一第一延迟时间Tl，产生一第一延迟时脉FDCLK ；步骤804 :第二延迟单元404接收第一延迟时脉FDCLK，并根据一第二延迟时间T2，产生一第二延迟时脉SDCLK，进行步骤806与步骤812 ；
步骤806 :相位检测器408根据输入时脉XCLK的相位和第二延迟时脉SDCLK的相位之间的差值，产生一相位检测信号ros ；步骤808 :控制器410根据相位检测信号TOS，产生并输出一相位控制信号PCS ；步骤810 :第二延迟单元404和第三延迟单元406即可分别根据相位控制信号PCS，调整第二延迟时间T2和第三延迟时间T3，跳回步骤804 ；步骤812 :内插器614根据第二延迟时脉SDCLK和输入时脉XCLK，产生一内插时脉IPCLK ；步骤814 :第三延迟单元406接收内插时脉IPCLK，并根据一第三延迟时间T3，产生一第三延迟时脉TDCLK ；步骤816 :应用电路内部延迟单元412接收第三延迟时脉TDCLK，并根据一第四延迟时间T4，产生一应用电路输出数据时脉DQ。图8的实施例和图7的实施例之间的差别在于在步骤812中，内插器614是根据第二延迟时脉SDCLK和输入时脉XCLK，产生内插时脉IPCLK，因此，内插器614可于延迟锁相回路600锁住输入时脉XCLK的相位和第二延迟时脉SDCLK的相位之间的差值之后，以内插法得出一更精细的固定差值，进而提高延迟锁相回路600的解析度。也即当延迟锁相回路600锁住时，内插器614可降低输入时脉XCLK的相位和内插时脉IPCLK的相位之间的固定差值。另外，如图6所示，因为第三延迟单元406是耦接于内插器614，所以在步骤814中，第三延迟单元406是根据内插时脉IPCLK和第三延迟时间T3，产生第三延迟时脉TDCLK。另夕卜，图8的实施例的其余操作原理均和图7的实施例相同，此不再赘述。综上所述，本发明所提供的延迟锁相回路以及延迟锁相回路产生应用时脉的方法，是先通过第一延迟单元产生第一延迟时脉，再通过第二延迟单元产生第二延迟时脉。因此，第二延迟时脉的相位和输入时脉的相位仍然相同。另外，因为第四延迟时间和第一延迟时间相同且第三延迟时间和第二延迟时间相同，所以第四延迟时间和第三延迟时间的和也等于输入时脉的周期。因此，应用电路输出数据时脉的上升缘即可同步于输入时脉的上升缘。另外，本发明可另外通过内插器于延迟锁相回路锁住输入时脉的相位和第二延迟时脉的相位之间的差值之后，以内插法得出一更精细的固定差值，进而提高延迟锁相回路的解析度。相较于现有技术，在动态随机存取记忆体的先进工艺中，因为本发明仍可确保应用电路输出数据时脉的上升缘同步于输入时脉的上升缘，且由于本发明将应用电路内部延迟单元移出延迟锁相回路以外，因此本发明的延迟锁相回路中回路内的总延迟量将小于或等于输入时脉XCLK的一个时脉周期，所以本发明不会放大动态随机存取记忆体内部的噪声。当然，本发明还可有其他多种实施例，在不背离本发明精神及其实质的情况下，熟 悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。
权利要求
1.一种延迟锁相回路，其特征在于，包含 一第一延迟单元，用以接收一时脉，并根据该第一延迟单元的第一延迟时间，产生一第一延迟时脉； 一第二延迟单元，耦接于该第一延迟单元，用以接收该第一延迟时脉，并根据该第二延迟单元的第二延迟时间，产生一第二延迟时脉； 一第三延迟单元，耦接于该第二延迟单元，用以接收该第二延迟时脉，并根据该第三延迟单元的第三延迟时间，产生一第三延迟时脉； 一相位检测器，用以根据该时脉和该第二延迟时脉，产生一相位检测信号； 及 一控制器，耦接于该相位检测器，用以接收该相位检测信号，并根据该相位检测信号，产生并输出一相位控制信号至该第二延迟单元和该第三延迟单元； 其中该第二延迟单元和该第三延迟单元分别根据该相位控制信号，调整该第二延迟时间和该第三延迟时间。
2.根据权利要求I所述的延迟锁相回路，其特征在于，该相位检测器是根据该时脉的相位和该第二延迟时脉的相位之间的差值，产生该相位检测信号。
3.根据权利要求I所述的延迟锁相回路，其特征在于，另包含 一内插器，耦接于该第二延迟单元和该第三延迟单元之间，其中该内插器是用以根据该第二延迟时脉和该时脉，产生一内插时脉，以及该第三延迟单元是根据该第三延迟时间和该内插时脉，产生该第三延迟时脉。
4.根据权利要求I或3所述的延迟锁相回路，其特征在于，该第一延迟时间和该第二延迟时间的和是等于该时脉的周期。
5.根据权利要求I或3所述的延迟锁相回路，其特征在于，另包含 一应用电路内部延迟单元，耦接于该第三延迟单元，用以接收该第三延迟时脉，并根据一第四延迟时间，产生一应用电路输出数据时脉。
6.根据权利要求5所述的延迟锁相回路，其特征在于，该第四延迟时间和该第一延迟时间相同。
7.根据权利要求I所述的延迟锁相回路，其特征在于，该第三延迟时间和该第二延迟时间相同。
8.—种延迟锁相回路产生应用时脉的方法，其特征在于，包含 接收一时脉，并根据一第一延迟时间，产生一第一延迟时脉； 根据该第一延迟时脉和一第二延迟时间，产生一第二延迟时脉； 根据该第二延迟时脉和一第三延迟时间，产生一第三延迟时脉； 根据该时脉和该第二延迟时脉产生一相位检测信号； 根据该相位检测信号，产生并输出一相位控制信号 '及 根据该相位控制信号，调整该第二延迟时间和该第三延迟时间。
9.根据权利要求8所述的延迟锁相回路产生应用时脉的方法，其特征在于，产生该相位检测信号是为根据该时脉的相位和该第二延迟时脉的相位之间的差值，产生该相位检测信号。
10.根据权利要求8所述的延迟锁相回路产生应用时脉的方法，其特征在于，另包含根据该第二延迟时脉和该时脉，产生一内插时脉 '及 根据该第三延迟时间和该内插时脉，产生该第三延迟时脉。
11.根据权利要求8或10所述的延迟锁相回路产生应用时脉的方法，其特征在于，该第一延迟时间和该第二延迟时间的和是等于该时脉的周期。
12.根据权利要求8或10所述的延迟锁相回路产生应用时脉的方法，特征在于，另包含 根据该第三延迟时脉和一第四延迟时间，产生一应用电路输出数据时脉。
13.根据权利要求12所述的延迟锁相回路产生应用时脉的方法，其特征在于，该第四延迟时间和该第一延迟时间相同。
14.根据权利要求8所述的延迟锁相回路产生应用时脉的方法，其特征在于，该第三延迟时间和该第二延迟时间相同。
全文摘要
本发明公开一种延迟锁相回路及延迟锁相回路产生应用时脉的方法，延迟锁相回路包含一第一延迟单元、一第二延迟单元、一第三延迟单元、一相位检测器及一控制器。该第一延迟单元根据一时脉和一第一延迟时间，产生一第一延迟时脉；该第二延迟单元根据该第一延迟时脉和一第二延迟时间，产生一第二延迟时脉；该第三延迟单元根据该第二延迟时脉和一第三延迟时间，产生一第三延迟时脉；该相位检测器根据该时脉和该第二延迟时脉产生一相位检测信号；该控制器根据该相位检测信号，产生并输出一相位控制信号；该第二延迟单元和该第三延迟单元分别根据该相位控制信号，调整该第二延迟时间和该第三延迟时间。
文档编号H03L7/06GK102723948SQ20121020989
公开日2012年10月10日 申请日期2012年6月19日 优先权日2012年5月14日
发明者严吉纬, 夏濬, 张峰嘉, 柯昱州 申请人:钰创科技股份有限公司