抗单粒子翻转和单粒子瞬态的可置复位扫描结构d触发器的制造方法
【专利摘要】本发明公开了抗单粒子翻转和单粒子瞬态的可置复位扫描结构D触发器，目的是解决抗单粒子翻转能力和抗单粒子瞬态能力不高的问题。本发明由缓冲电路、扫描控制缓冲电路、置位缓冲电路、复位缓冲电路、时钟电路、主锁存器、从锁存器和输出缓冲电路组成。主锁存器和从锁存器为冗余加固的锁存器。主锁存器和从锁存器串联，并均与时钟电路、置位缓冲电路、复位缓冲电路连接。主锁存器还与缓冲电路、扫描控制缓冲电路相连，从锁存器还与输出缓冲电路相连。分离主锁存器和从锁存器中互为冗余的C2MOS电路提高了抗单粒子翻转的能力。缓冲器电路使得在持续时间较长的单粒子瞬态脉冲下不发生错误，双模冗余通路进一步增加了抗单粒子瞬态的能力。
【专利说明】抗单粒子翻转和单粒子瞬态的可置复位扫描结构D触发器
【技术领域】
[0001]本发明涉及一种置位和复位结构和扫描结构的主从D触发器，特别涉及一种抗单粒子翻转(Single Event Upset, SEU)和抗单粒子瞬态(Single Event Transient, SET)的可置位和可复位扫描结构D触发器。
【背景技术】
[0002]宇宙空间中存在大量高能粒子(质子、电子、重离子等)，集成电路中的时序电路受到这些高能粒子轰击后，其保持的状态有可能发生翻转，此效应称为单粒子翻转效应，单粒子轰击集成电路的LET (线性能量转移)值越高，越容易产生单粒子翻转效应。集成电路中的组合电路受到这些高能粒子轰击后，有可能产生瞬时电脉冲，此效应称为单粒子瞬态效应，单粒子轰击集成电路的LET值越高，产生的瞬时电脉冲持续时间越长，电脉冲越容易被时序电路采集。如果时序电路的状态发生错误翻转，或者单粒子瞬态效应产生的瞬时电脉冲被时序电路错误采集，都会造成集成电路工作不稳定甚至产生致命的错误，这在航天、军事领域尤为严重。因此，对集成电路进行加固从而减少单粒子翻转效应和单粒子瞬态效应越来越重要。
[0003]D触发器是集成电路中使用最多的时序单元之一，其抗单粒子翻转和单粒子瞬态的能力对整个集成电路的抗单粒子翻转和单粒子瞬态的能力起关键作用，对D触发器进行相应加固可以使集成电路的抗单粒子翻转和单粒子瞬态能力得到提高。
[0004]传统的D触发器为主从D触发器，一般由主级锁存器和从级锁存器串联构成。将普通锁存器替换为DICE (Dual Interlocked Storage Cell，双互锁存储单元)等冗余加固结构可以实现抗单粒子翻转的D触发器。在此基础上改造输入输出端口，可以实现同时抗单粒子翻转和单粒子瞬态。M.J.Myjak等人在The47th IEEE International MidwestSymposium on Circuits and Systems(第47届IEEE电路与系统中西部国际会议)上发表的“Enhanced Fault-Tolerant CMOS Memory Elements”(增强容错的 CMOS 存储单兀)(2004年，第1-453?1-456页)上提出了一种改进的DICE电路，该电路采用DICE电路进行抗单粒子翻转加固，并把双向数据线分成了两个写数据线和两个读数据线，通过数据线的双模冗余，使得在任意时刻通过某一数据线传播到DICE电路的单粒子瞬态脉冲难以造成整个电路状态的翻转，从而实现针对单粒子瞬态的加固。但是数据线的双模冗余存在正反馈回路，在较长持续时间的单粒子瞬态脉冲下会产生锁存信息翻转，抗单粒子瞬态能力不高。
[0005]D.G.Mavis 等在 IEEE Reliability Physics Symposium (国际可靠性物理会议)上发表的“Soft error rate mitigation techniques for modern microcircuits，，(减少现代微电路软错误率的技术)(2002年第216页-225页)中提出了时间采样D触发器电路。该电路在锁存数据的反馈环中引入了延迟和表决电路，因而具备了一定抗单粒子翻转和单粒子瞬态能力。但是表决电路本身不具备抗单粒子瞬态的能力，在单粒子瞬态脉冲下会输出错误数据，抗单粒子瞬态能力不高。
[0006]申请号为200910046337.5的中国专利公开了一种抗单粒子翻转和单粒子瞬态脉冲的D触发器。该发明是一种结构类似于时间采样结构的D触发器，包括两个多路开关、两个延迟电路、两个保护门电路和三个反相器，实现了 D触发器的抗单粒子翻转和单粒子瞬态的加固。该专利具有抗单粒子瞬态的能力，但由于第三个反向器的输出端Q连接第二个多路开关的输入端VINO，形成了正反馈回路，在较长持续时间的单粒子瞬态脉冲下会产生锁存信息翻转，抗单粒子瞬态能力不高。
[0007]普通主从D触发器不利于在测试阶段对电路进行检测，使得测试工作变得非常繁琐、复杂。在普通主从D触发器结构基础之上加入扫描结构，可以有效地简化电路测试工作，即在测试阶段可以通过扫描信号控制主从D触发器的输入，进而控制电路状态。
[0008]某些集成电路需要控制集成电路中D触发器的状态，强制D触发器输出低电平以及把其中存储的数据置为逻辑“I”。在扫描结构D触发器原有的结构基础上增加置位电路和置位信号输入端，可以实现D触发器的置位结构，并通过置位信号来控制D触发器的置位功能。但目前可置位的扫描结构D触发器抗单粒子翻转和抗单粒子瞬态能力不高，不利于在航空、航天等领域的集成电路芯片中使用。
[0009]申请号为201110323896.3的中国专利公开了一种抗单粒子翻转的可置位和可复位的扫描结构D触发器，如图1所示，该发明由时钟电路、主锁存器、从锁存器、复位缓冲电路、扫描控制缓冲电路、输出缓冲电路组成，可以在较高LET值的单粒子轰击下正常工作而不产生单粒子翻转。由于该发明在时钟电路内、主锁存器前没有采用缓冲电路，所以不具备抗单粒子瞬态的能力，而且内部电路结构不采用双模冗余，当单粒子轰击的LET值较高时，线路上的某一个节点翻转则会导致整个电路翻转。
[0010]申请号为201110324016.4的中国专利公开了一种抗单粒子翻转的可置位和可复位的扫描结构D触发器，如图2所示，该发明由时钟电路、主锁存器、从锁存器、复位缓冲电路、扫描控制缓冲电路、输出缓冲电路组成，可以在较高LET值的单粒子轰击下正常工作而不产生单粒子翻转。由于该发明在时钟电路内、主锁存器前没有采用缓冲电路，所以不具备抗单粒子瞬态的能力，而且主锁存器、从锁存器未采用双模冗余，当单粒子轰击的LET值较高时，线路上的某一个节点翻转则会导致整个电路翻转。
【发明内容】
[0011]本发明要解决的技术问题是，针对目前的可置位和可复位的扫描结构D触发器抗单粒子翻转能力和抗单粒子瞬态不高的问题，提出一种抗单粒子翻转和单粒子瞬态的可置位和可复位的扫描结构D触发器。
[0012]本发明具体思想是:对主锁存器和从锁存器进行双模冗余加固，可以抗单粒子翻转；在时钟电路内，复位电路内，置位电路内和主锁存器前加入缓冲电路，可以抗单粒子瞬态；切断从锁存器中可能由单粒子瞬态脉冲导致的正反馈回路，可以在较长持续时间的单粒子瞬态脉冲下不发生翻转。
[0013]本发明抗单粒子翻转和单粒子瞬态的可置位和可复位的扫描结构D触发器由缓冲电路、扫描控制缓冲电路、置位缓冲电路、复位缓冲电路、时钟电路、主锁存器、从锁存器和输出缓冲电路组成。主锁存器和从锁存器均为冗余加固的锁存器。主锁存器和从锁存器前后串联，并均与时钟电路、置位缓冲电路、复位缓冲电路连接。主锁存器还与缓冲电路、扫描控制缓冲电路相连，从锁存器还与输出缓冲电路相连。[0014]本发明抗单粒子翻转和抗单粒子瞬态的可置位和可复位的扫描结构D触发器有六个输入端和二个输出端。六个输入端分别是时钟信号输入端CK、数据信号输入端D、扫描控制信号输入端SE、扫描数据输入端S1、置位信号输入端SN和复位信号输入端RN ;输出端是Q和QN ο
[0015]时钟电路有一个输入端和四个输出端，输入端为CK,输出端为cl、c2、cnl、cn2。时钟电路由十二个PMOS和十四个NMOS组成。第六十四PMOS管的栅极Pg64连接CK，漏极Pd64连接第六十四NMOS管的漏极Nd64 ;第六十五PMOS管的栅极Pg65连接第六十四PMOS管的漏极Pd64，漏极Pd65连接第六十五NMOS管的漏极Nd65，源极Ps65连接电源VDD ;第六十六PMOS管的栅极Pg66连接第六十五PMOS管的漏极Pd65,漏极Pd66连接第六十六NMOS管的漏极Nd66，源极Ps66连接电源VDD ;第六十七PMOS管的栅极Pg67连接第六十六PMOS管的漏极Pd66，漏极Pd67连接第六十七NMOS管的漏极Nd67，源极Ps67连接电源VDD ；第六十八PMOS管的栅极Pg68连接CK，漏极Pd68连接第六十九PMOS管的源极Ps69，源极Ps68连接VDD ;第六十九PMOS管的栅极Pg69连接第六十七PMOS管的漏极Pd67，漏极Pd69连接第六十八NMOS管的漏极Nd68，并作为时钟电路的一个输出端cnl，源极Ps69连接Pd68 ;第七十PMOS管的栅极Pg70连接CK，漏极Pd70连接第七十一 PMOS管的源极Ps71，源极Ps70连接VDD ;第七十一 PMOS管的栅极Pg71连接第六十七PMOS管的漏极Pd67，漏极Pd71连接第七十NMOS管的漏极Nd70，并作为时钟电路的一个输出端cn2，源极Ps71连接Pd70 ;第七十二 PMOS管的栅极Pg72连接第七十二 NMOS管的栅极Ng72并作为时钟电路的一个输出端Cl，漏极Pd72连接第六十九PMOS管的漏极Pd69，并连接输出端cnl，源极Ps72连接VDD ;第七十三PMOS管的栅极Pg73连接第七十四NMOS管的栅极Ng74并作为时钟电路的一个输出端c2，漏极Pd73连接第七十四NMOS管的漏极Nd74并连接输出端cn2，源极Ps73连接VDD ;第七十四PMOS管的栅极Pg74连接输出端cnl，漏极Pd74连接输出端Cl，源极Ps74连接VDD ;第七 十五PMOS管的栅极Pg75连接输出端cn2，漏极Pd75连接输出端c2，源极Ps75连接VDD ;第六十四NMOS管的栅极Ng64连接CK，漏极Nd64连接第六十四PMOS管的漏极Pd64 ;第六十五NMOS管的栅极Ng65连接第六十四NMOS管的漏极Nd64，漏极Nd65连接第六十五PMOS管的漏极Pd65，源极Ns65连接VSS ;第六十六NMOS管的栅极Ng66连接第六十五NMOS管的漏极Nd65,漏极Nd66连接第六十六PMOS管的漏极Pd66,源极Ns66连接VSS ;第六十七NMOS管的栅极Ng67连接第六十六NMOS管的漏极Nd66，漏极Nd67连接第六十七PMOS管的漏极Pd67，源极Ns67连接VSS ;第六十八NMOS管的栅极Ng68连接第六十七NMOS管的漏极Nd67，源极Ns68连接第六十九NMOS管的漏极Nd69，漏极连接cnl ；第六十九NMOS管的栅极Ng69连接CK，漏极Nd69连接第六十八NMOS管的源极Nd68，源极Ns69连接VSS ;第七十NMOS管的栅极Ng70连接第六十七NMOS管的漏极Nd67，源极Ns70连接第七十一 NMOS管的漏极Nd71，漏极连接cn2 ;第七十一 NMOS管的栅极Ng71连接CK，漏极Nd71连接第七十NMOS管的源极Ns70，源极Ns71连接VSS ;第七十二 NMOS管的栅极Ng72连接输出端Cl，漏极Nd72连接输出端cnl，源极Ns72连接第七十三NMOS管的漏极Nd73 ；第七十三NMOS管的栅极Ng73连接输出端Cl，漏极Nd73连接第七十二 NMOS管源极Ns72，源极Ns73连接VSS ;第七十四NMOS管的栅极Ng74连接输出端c2，漏极Nd74连接输出端cn2，源极Ns74连接第七十五NMOS管的漏极Nd75 ;第七十五NMOS管的栅极Ng75连接输出端c2，漏极Nd75连接第七十四NMOS管的源极Ns74，源极Ns75连接VSS ;第七十六NMOS管的漏极Nd76连接输出端Cl，栅极Ng76连接输出端cnl，源极Ns76连接VSS ;第七十七NMOS管的漏极Nd77连接输出端c2，栅极Ng77连接输出端cn2，源极Ns77连接VSS。
[0016]缓冲电路有一个输入端和一个输出端，输入端为D，输出端为D1。缓冲电路由八个PMOS管和八个NMOS管组成，缓冲电路中所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS。第一 PMOS管的栅极Pgl连接输入D并和第一 NMOS管的栅极Ngl连接，漏极Pdl连接第一 NMOS管的漏极Ngl，源极Psl连接VDD ;第二 PMOS管的栅极Pg2连接第一PMOS管的漏极Pdl，漏极Pd2连接第二 NMOS管的漏极Nd2，源极Ps2连接VDD ;第三PMOS管的栅极Pg3连接第二 PMOS管的漏极Pd2，漏极Pd3连接第三NMOS管的漏极Nd3，源极Ps3连接VDD ;第四PMOS管的栅极Pg4连接第三PMOS管的漏极Pd3，漏极Pd4连接第四NMOS管的漏极Nd4，源极Ps4连接VDD ;第五PMOS管的栅极Pg5连接第四PMOS管的漏极Pd4，漏极Pd5连接第五NMOS管的漏极Nd5，源极Ps5连接VDD ;第六PMOS管的栅极Pg6连接第五PMOS管的漏极Pd5，漏极Pd6连接第六NMOS管的漏极Nd6，源极Ps6连接VDD ;第七PMOS管的栅极Pg7连接第六PMOS管的漏极Pd6，漏极Pd7连接第七NMOS管的漏极Nd7，源极Ps7连接VDD ;第八PMOS管的栅极Pg8连接第七PMOS管的漏极Pd7，漏极Pd8连接第八NMOS管的漏极Nd8并作为缓冲器的输出端D1，源极Ps8连接VDD ;第一 NMOS管的栅极Ngl连接PglJf极Ndl连接Pdl，源极Nsl连接VSS;第二 NMOS管的栅极Ng2连接第一 NMOS管的漏极Ndl，漏极Nd2连接Pd2，源极Ns2连接VSS ;第三NMOS管的栅极Ng3连接第二 NMOS管的漏极Nd2，漏极Nd3连接Pd3，源极Ns3连接VSS ;第四NMOS管的栅极Ng4连接第三NMOS管的漏极Nd3，漏极Nd4连接Pd4，源极Ns4连接VSS ;第五NMOS管的栅极Ng5连接第四NMOS管的漏极Nd4，漏极Nd5连接Pd5，源极Ns5连接VSS ;第六NMOS管的栅极Ng6连接第五NMOS管的漏极Nd5，漏极Nd6连接Pd6，源极Ns6连接VSS ;第七NMOS管的栅极Ng7连接第六NMOS管的漏极Nd6，漏极Nd7连接Pd7，源极Ns7连接VSS ;第八NMOS管的栅极Ng8连接第七NMOS管的漏极Nd7，漏极Nd8连接Pd8，源极Ns8连接VSS。
[0017]扫描控制缓冲电路有一个输入端和一个输出端，输入端为SE,输出端为SEN。扫描控制缓冲电路由第四十三PMOS管和第四十三NMOS管组成。第四十三PMOS管的衬底和源极Ps43均连接电源VDD，第四 十三NMOS管的衬底和源极Ns43均接地VSS。第四十三PMOS管的栅极Pg43连接SE，漏极Pd43连接第四十三NMOS管的漏极Nd43，并作为扫描控制电路的输出端SEN ;第四十三NMOS管的栅极Ng43连接SE，漏极Nd43连接Pd43。
[0018]置位缓冲电路有一个输入端和两个输出端，输入端为SN，输出端是SN01，SN02。置位缓冲电路由十个NMOS管和十个PMOS管组成，置位缓冲电路中所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS。第四十六PMOS管的栅极Pg46连接SN，漏极Pd46连接第四十六NMOS管的漏极Nd46，源极Ps46连接电源VDD ;第四十七PMOS管的栅极Pg47连接第四十六PMOS管的漏极Pd46，漏极Pd47连接第四十七NMOS管的漏极Nd47，源极Ps47连接电源VDD ;第四十八PMOS管的栅极Pg48连接第四十七PMOS管的漏极Pd47，漏极Pd48连接第四十八NMOS管的漏极Nd48，源极Ps48连接电源VDD ;第四十九PMOS管的栅极Pg49连接第四十八PMOS管的漏极Pd48，漏极Pd49连接第四十九NMOS管的漏极Nd49，源极Ps49连接电源VDD ;第五十PMOS管的栅极Pg50连接SN，漏极Pd50连接第五十一 PMOS管的源极Ps51，源极Ps50连接VDD ;第五十一 PMOS管的栅极Pg51连接第四十九PMOS管的漏极Pd49，漏极Pd51连接第五十NMOS管的漏极Nd50 ;第五十二 PMOS管的栅极Pg52连接SN，漏极Pd52连接第五十三PMOS管的源极Ps53，源极Ps52连接VDD ;第五十三PMOS管的栅极Pg53连接第四十九PMOS管的漏极Pd49，漏极Pd53连接第五十二 NMOS管的漏极Nd52，源极Ps53连接第五十二 PMOS管的漏极Pd52 ;第五十四PMOS管的栅极Pg54连接第五^ PMOS管的漏极Pd51，源极Ps54连接电源VDD，漏极Pd54连接第五十四NMOS管的漏极Nd54并作为置位缓冲电路的一个输出端SNOl ;第五十五PMOS管的栅极Pg55连接第五十三PMOS管的漏极Pd53，源极Ps55连接电源VDD，漏极Pd55连接第五十五NMOS管的漏极Nd55并作为置位缓冲电路的另一个输出端SN02 ;第四十六NMOS管的栅极Ng46连接SN，漏极Nd46连接第四十六PMOS管的漏极Pd46，源极Ns46连接VSS ;第四十七NMOS管的栅极Ng47连接第四十六NMOS管的漏极Nd46，漏极Nd47连接第四十七PMOS管的漏极Pd47，源极Ns47连接VSS ;第四十八NMOS管的栅极Ng48连接第四十七NMOS管的漏极Nd47，漏极Nd48连接第四十八PMOS管的漏极Pd48，源极Ns48连接VSS ;第四十九NMOS管的栅极Ng49连接第四十八NMOS管的漏极Nd48，漏极Nd49连接第四十九PMOS管的漏极Pd49，源极Ns49连接VSS ;第五十NMOS管的栅极Ng50连接第四十九NMOS管的漏极Nd49，源极Ns50连接第五十一 NMOS管的漏极Nd51，漏极Nd51连接第五十四NMOS管栅极Ng54 ;第五十一 NMOS管的栅极Ng51连接SN，漏极Nd51连接第五十NMOS管的源极Nd50，源极Ns51连接VSS ;第五十二 NMOS管的栅极Ng52连接第四十九NMOS管的漏极Nd49，源极Ns52连接第五十三NMOS管的漏极Nd53，漏极Nd52连接第五十五NMOS管栅极Ng55 ;第五十三NMOS管的栅极Ng53连接SN，漏极Nd53连接第五十二NMOS管的源极Nd52，源极Ns53连接VSS。第五十四NMOS管的栅极Ng54连接第五十NMOS管的漏极Nd50，源极Ns54连接地VSS，漏极Nd54连接第五十四PMOS管的漏极Pd54并连接输出端SNOl ;第五十五NMOS管的栅极Ng55连接第五十二 NMOS管漏极Nd52，漏极Nd55连接第五十五PMOS管的漏极Nd55并连接输出端SN02，源极Ns55连接VSS。
[0019]复位缓冲电路有一个输入端和两个输出端，输入端为RN，输出端为RN1、RN2。复位电路由八个PMOS和八个NMOS组成。第五十六PMOS管的栅极Pg56连接RN，漏极Pd56连接第五十六NMOS管的漏极N`d56，源极Ps56连接VDD ;第五十七PMOS管的栅极Pg57连接第五十六PMOS管的漏极Pd56，漏极Pd57连接第五十七NMOS管的漏极Nd57，源极Ps57连接电源VDD ;第五十八PMOS管的栅极Pg58连接第五十七PMOS管的漏极Pd57，漏极Pd58连接第五十八NMOS管的漏极Nd58，源极Ps58连接电源VDD ;第五十九PMOS管的栅极Pg59连接第五十八PMOS管的漏极Pd58，漏极Pd59连接第五十九NMOS管的漏极Nd59，源极Ps59连接电源VDD ;第六十PMOS管的栅极Pg60连接RN，漏极Pd60连接第六十一 PMOS管的源极Ps61，源极Ps60连接VDD ;第六十一 PMOS管的栅极Pg61连接第五十九PMOS管的漏极Pd59，漏极Pd61连接第六十NMOS管的漏极Nd60，并作为复位缓冲电路的输出端RNl，源极Ps61连接第六十PMOS管的漏极Pd60 ;第六十二 PMOS管的栅极Pg62连接RN，漏极Pd62连接第六十三PMOS管的源极Ps63，源极Ps62连接VDD ;第六十三PMOS管的栅极Pg63连接第五十九PMOS管的漏极Pd59，漏极Pd63连接第六十二 NMOS管的漏极Nd62，并作为复位缓冲电路的一个输出端RN2，源极Ps63连接Pd62 ;第五十六NMOS管的栅极Ng56连接RN，漏极Nd56连接第五十六PMOS管的漏极Pd56，源极Ns56连接VSS ;第五十七NMOS管的栅极Ng57连接第五十六NMOS管的漏极Nd56，漏极Nd57连接第五十七PMOS管的漏极Pd57，源极Ns57连接VSS ;第五十八NMOS管的栅极Ng58连接第五十七NMOS管的漏极Nd57，漏极Nd58连接第五十八PMOS管的漏极Pd58，源极Ns58连接VSS ;第五十九NMOS管的栅极Ng59连接第五十八NMOS管的漏极Nd58，漏极Nd59连接第五十九PMOS管的漏极Pd59，源极Ns59连接VSS ;第六十NMOS管的栅极Ng60连接第五十九NMOS管的漏极Nd59，源极Ns60连接第六十一 NMOS管的漏极Nd61，漏极Nd60连接第六十一 PMOS管的漏极Pd61并连接输出端RNl ;第六十一 NMOS管的栅极Ng61连接RN，漏极Nd61连接第六十NMOS管的源极Ns60，源极Ns61连接VSS ;第六十二 NMOS管的栅极Ng62连接第五十九NMOS管的漏极Nd59，源极Ns62连接第六十三NMOS管的漏极Nd63，漏极Nd62连接第六十三PMOS管的漏极Pd63，并连接输出端RN2 ;第六十三NMOS管的栅极Ng63连接RN，漏极Nd63连接第六十二 NMOS管的源极Ns62，源极Ns63连接VSS。
[0020]主锁存器有十三输入端和两个输出端，输入端为D，Dl, SI, SE，SEN, SNOI, SN02，RNl, RN2, cl, c2, cnl, cn2 ;输出端为ml，mlr。主锁存器由二十个PMOS管和二十个NMOS管组成，主锁存器中所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS。第九PMOS管的栅极Pg9连接SI，漏极Pd9连接第十PMOS管的源极PslO，源极Ps9连接电源VDD ;第十PMOS管的栅极PglO连接SEN，漏极PdlO连接第十三PMOS管的源极Psl3，源极PslO连接Pd9 ;第^^一 PMOS管的栅极Pgll连接SE，漏极Pdll连接第十二 PMOS管的源极Psl2，源极Psll连接电源VDD ;第十二 PMOS管的栅极Pgl2连接D，漏极Pdl2连接Psl3，源极Psl2连接Pdll ;第十三PMOS管的栅极Pgl3连接Cl，漏极Pdl3连接第九NMOS管的漏极Nd9，源极Psl3连接PdlO ;第十四PMOS管的栅极Pgl4连接SI，漏极Pdl4连接第十五PMOS管的源极Psl5，源极Psl4连接电源VDD ;第十五PMOS管的栅极Pgl5连接SEN，漏极Pdl5连接第十八PMOS管的源极Psl8，源极Psl5连接Pdl4 ;第十六PMOS管的栅极Pgl6连接SE，漏极Pdl6连接第十七PMOS管的源极Psl7，源极Psl6连接电源VDD ;第十七PMOS管的栅极Pgl7连接D1，漏极Pdl7连接第十八PMOS管的源极Psl8，源极Psl7连接Pdl6 ;第十八PMOS管的栅极Pgl8连接c2，漏极P dl8连接第十四NMOS管的漏极Ndl4，源极Psl8连接Pdl5 ;第十九PMOS管的栅极Pgl9连接RNl，漏极Pdl9连接第二十PMOS管的漏极Pd20，源极Ps 19连接电源VDD ;第二十PMOS管的栅极Pg20连接第十三PMOS管的漏极Pdl3，漏极Pd20连接第十九NMOS管的漏极Ndl9，并作为主锁存器的一个输出端mlr，源极Ps20连接第十九PMOS管的漏极Pdl9 ;第二十一 PMOS管的栅极Pg21连接SN01，漏极Pd21连接第二十NMOS管的漏极Pd20,并连接输出端mlr，源极Ps21连接电源VDD ;第二十二 PMOS管的栅极Pg22连接RN2，漏极Pd22连接第二十三PMOS管的源极Ps23，源极Ps22连接电源VDD ;第二十三PMOS管的栅极Pg23连接第十八PMOS管的漏极Pdl8，漏极Pd23连接第二十二 NMOS管的漏极Nd22，并作为主锁存器的一个输出端ml，源极Ps23连接第二十二 PMOS管的漏极Pd22 ;第二十四PMOS管的栅极Pg24连接SN02，漏极Pd24连接第二十三NMOS管的漏极Nd23，并连接输出端ml，源极Ps24连接电源VDD ;第二十五PMOS管的栅极Pg25连接Pd24，漏极Pd25连接第二十六PMOS管的源极Ps26，源极Ps25连接电源VDD ;第二十六PMOS管的栅极Pg26连接cnl，漏极Pd26连接第二十五NMOS管的漏极Nd25，源极Ps26连接Pd25 ;第二十七PMOS管的栅极Pg27连接第二十一 PMOS管的漏极Pd21，并连接输出端mlr，漏极Pd27连接第二十八PMOS管的源极Ps28和Pdl8，源极Ps27连接电源VDD ;第二十八PMOS管的栅极Pg28连接cn2，漏极Pd28连接第二十七NMOS管的漏极Nd27，源极Ps28连接Pd27 ;第九NMOS管的栅极Ng9连接cnl，漏极Nd9连接Pdl3，源极Ns9连接第十匪OS管的漏极NdlO ;第十NMOS管的栅极NglO连接SE，漏极NdlO连接Ns9，源极NslO连接第十一 NMOS管的漏极Ndll ;第十一 NMOS管的栅极Ngll连接SI，漏极Ndll连接NslO，源极Nsll接地VSS ;第十二 NMOS管的栅极Ngl2连接D，漏极Ndl2连接Ns9，源极Nsl2连接第十三NMOS管的漏极Ndl3 ;第十三NMOS管的栅极Ngl3连接SEN，漏极Ndl3连接Nsl2，源极Nsl3接地VSS ;第十四NMOS管的栅极Ngl4连接cn2，漏极Ndl4连接Pdl8，源极Nsl4连接第十五NMOS管的漏极Ndl5 ；第十五NMOS管的栅极Ngl5连接SE，漏极Ndl5连接Nsl4，源极Nsl5连接第十六NMOS管的漏极Ndl6 ;第十六NMOS管的栅极Ngl6连接SI，漏极Ndl6连接Nsl5，源极Nsl6接地VSS ；第十七NMOS管的栅极Ngl7连接D1，漏极Ndl7连接Nsl4，源极Nsl7连接第十八NMOS管的漏极Ndl8 ;第十八NMOS管的栅极Ngl8连接SEN，漏极Ndl8连接Nsl7，源极Nsl8接地VSS ；第十九NMOS管的栅极Ngl9连接Pdl8，漏极Ndl9连接Pd20，源极Nsl9接第二十NMOS管源极Ns20 ;第二十NMOS管的栅极Ng20连接RN2，漏极Nd20连接Pd21，源极Ns20接第二十一NMOS管的漏极Nd21 ;第二十一 NMOS管的栅极Ng21连接SN02，漏极Nd21连接Ns20，源极Ns21接VSS ;第二十二 NMOS管的栅极Ng22连接第十三PMOS管的漏极Pdl3，漏极Nd22连接Pd23，源极Ns22接Nd24 ;第二十三NMOS管的栅极Ng23连接RN1，漏极Nd23连接Pd24，并连接输出端ml，源极Ns23连接第二十四NMOS管的漏极Nd24 ;第二十四NMOS管的栅极Ng24连接SNOl，漏极Nd24连接Ns23，源极Ns24接地VSS ;第二十五NMOS管的栅极Ng25连接Cl，漏极Nd25连接Pd26，源极Ns25连接第二十六NMOS管的漏极Nd26 ;第二十六NMOS管的栅极Ng26连接Pd21，漏极Nd26连接Ns25，源极Ns26接地VSS ;第二十七NMOS管的栅极Ng27连接c2，漏极Nd27连接Pd28，源极Ns27接Nd28 ;第二十八NMOS管的栅极Ng28连接Pd24，漏极Nd28连接Ns27，源极Ns28接地VSS。第九PMOS管、第十PMOS管、第十一 PMOS管以及第十NMOS管、第十一 NMOS管、第十三NMOS管组成主锁存器中的扫描结构。第十九PMOS管和第二十NMOS管组成主锁存器中的复位结构。第二十一 PMOS管和第二^^一 NMOS管组成主锁存器中的置位结构。
[0021]从锁存器有十个输入端和两个输出端，输入端为SN01，SN02，RNl，RN2，cl，c2，cnl，cn2,ml,mlr ;输出端为sl，sir。从锁存器由十四个PMOS管和十四个NMOS管组成，从锁存器中所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS。第二十九PMOS管的栅极Pg29连接mlr，漏极Pd29连接第三十PMOS管的源极Ps30，源极Ps29连接电源VDD ；第三十PMOS管的栅极Pg30连接cnl，漏极Pd30连接第二十九NMOS管的漏极Nd29，源极Ps30连接Pd29 ;第三十一 PMOS管的栅极Pg31连接ml，漏极Pd31连接第三十二 PMOS管的源极Ps32，源极Ps31连接电源VDD `;第三十二 PMOS管的栅极Pg32连接cn2，漏极Pd32连接第三十一 NMOS管的漏极Nd31，源极Ps32连接Pd31 ;第三十三PMOS管的栅极Pg33连接RN1，漏极Pd33连接第三十四PMOS管的源极Ps34，源极Ps33连接电源VDD ;第三十四PMOS管的栅极Pg34连接Pd30，漏极Pd34连接第三十三NMOS管的漏极Nd33，并作为从锁存器的一个输出端Si，源极Ps34连接Pd33 ;第三十五PMOS管的栅极Pg35连接SNOl，漏极Pd35连接第三十四NMOS管的漏极Nd34，并作为从锁存器的一个输出端Si，源极Ps35连接电源VDD ;第三十六PMOS管的栅极Pg36连接RN2，漏极Pd36连接第三十七PMOS管的源极Ps37，源极Ps36连接电源VDD ;第三十七PMOS管的栅极Pg37连接Pd32，漏极Pd37连接第三十六NMOS管的漏极Nd36并作为从锁存器的输出端sir，源极Ps37连接Pd36 ;第三十八PMOS管的栅极Pg38连接SN02，漏极Pd38连接第三十七NMOS管的漏极Nd37并连接输出端sir，源极Ps38连接VDD ;第三十九PMOS管的栅极Pg39连接Pd38，漏极Pd39连接第四十PMOS管的源极Ps40，源极Ps39连接电源VDD ;第四十PMOS管的栅极Pg40连接cnl，漏极Pd40连接第三十九NMOS管的漏极Nd39并连接Pd30，源极Ps40连接Pd39 ;第四十一 PMOS管的栅极Pg41连接Pd35，漏极Pd41连接Ps42，源极Ps41连接VDD ;第四十二 PMOS管的栅极Pg42连接cn2，漏极Pd42连接Nd41和Nd31，源极Ps42接Pd41 ;第二十九NMOS管的栅极Ng29连接Cl，漏极Nd29连接Pd30，源极Ns29连接第三十NMOS管的漏极Nd30 ;第三十NMOS管的栅极Ng30连接ml，漏极Nd30连接Ns29，源极Ns30接地VSS ;第三十一 NMOS管的栅极Ng31连接c2，漏极Nd31连接Pd32，源极Ns31接Nd32 ;第三十二 NMOS管的栅极Ng32连接mlr，漏极Nd32连接Ns31，源极Ns32接地VSS ;第三十三NMOS管的栅极Ng33连接Pd32，漏极Nd33连接Pd34，源极Ns33接Nd35 ;第三十四NMOS管的栅极Ng34连接RN2，漏极Nd34连接Pd35，源极Ns34接Nd35 ;第三十五NMOS管的栅极Ng35连接SN02，漏极Nd35连接Ns33，源极Ns35连接VSS ;第三十六NMOS管的栅极Ng36连接Pd30，漏极Nd36连接Pd37，源极Ns36接Nd38 ;第三十七NMOS管的栅极Ng37连接RNl，漏极Nd37连接Pd38，源极Ns37连接第三十八NMOS管的漏极Nd38 ;第三十八NMOS管的栅极Ng38连接SNOl，漏极Nd38连接Ns37，源极Ns38接地VSS。第三十三PMOS管以及第三十四NMOS管组成从锁存器中的复位结构。第三十五PMOS管以及第三十五NMOS管组成从锁存器中的置位结构。
[0022]输出缓冲电路有两个输入端和一个输出端，输入端连接sl和sir,输出端为Q。输出缓冲电路由两个PMOS管和两个NMOS管组成。输出缓冲电路所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS。第四十四PMOS管的栅极Pg44接输入端sir，漏极Pd44连接第四十四NMOS管的漏极Nd44，源极Ps44接电源VDD ;第四十五PMOS管的栅极Pg45接Pd44，漏极Pd45连接第四十五NMOS管的漏极Nd45，并作为输出缓冲电路的输出Q ;源极Ps45接电源VDD ;第四十四NMOS管的栅极Ng44接输入端sl，漏极Nd44连接Pd44，源极Ns44接地VSS ;第四十五NMOS管的栅极Ng45接Nd44，漏极Nd45连接Pd45，源极Ns45接地VSS。
[0023]本发明抗单粒子`翻转和单粒子瞬态的可置位和可复位的扫描结构D触发器工作过程如下:
[0024]本发明抗单粒子翻转和单粒子瞬态的可置位和可复位扫描结构D触发器在处于扫描状态的时侯也可进入置位状态或复位状态，即扫描状态和置位状态或复位状态可以同时存在。本发明抗单粒子翻转和单粒子瞬态的可置位和可复位的扫描结构D触发器可以在任意时刻进行置位和复位，置位和复位功能由SN即置位信号输入端和RN即复位信号输入端共同控制。
[0025]当SN为低电平、RN为任意电平、SE为任意电平时，本发明抗单粒子翻转可置位和复位的扫描结构D触发器均进入置位状态，即主锁存器和从锁存器均被强行锁存逻辑“1”，输出缓冲电路的输出端Q为高电平。
[0026]当SN为高电平、RN、SE为任意电平为低电平时，本发明抗单粒子翻转可置位和复位的扫描结构D触发器进入复位状态，即主锁存器和从锁存器均被强行锁存逻辑“0”，输出缓冲电路的输出端Q为低电平。
[0027]当SN为高电平、RN为高电平、SE为低电平时，本发明抗单粒子翻转可置位和复位的扫描结构D触发器处于正常工作状态，即时钟电路接收CK，对CK进行缓冲后分别产生与CK反相的cnl、cn2和与CK同相的cl、c2，并且把cnl、cn2和cl、c2传入到主锁存器和从锁存器。缓冲器电路接收D，将D进行延迟后输出与D同相的D1。在CK为低电平期间，cnl、cn2为高电平，Cl、c2为低电平，主锁存器开启，接收D和D1，并对D和Dl中可能带有的单粒子瞬态脉冲进行滤除然后通过锁存器输出与D同相的ml、mlr，从锁存器处于保存状态，不接收主锁存器输出的ml、mlr而是保存上一个CK下降沿采样到的ml、mlr ;在CK为高电平期间，cnl、cn2为低电平，cl、c2为高电平，主锁存器处于保存状态，保存前一个CK上升沿采样到的D和Dl并输出与D同相的ml、mlr,从锁存器开启并接收主锁存器的输出ml、mlr,对ml、mlr进行缓冲处理并输出与ml、mlr同相的sl、sir。在任意时刻输出缓冲电路都要接收从锁存器的输出sl、sir，对sl、sir缓冲并输出与sl、sir同相的Q。
[0028]当SN为高电平、RN为高电平、SE为高电平时，本发明抗单粒子翻转可置位和复位的扫描结构D触发器处于扫描工作状态，即时钟电路接收CK，对CK进行缓冲后分别产生与CK反相的cnl、cn2和与CK同相的cl、c2，并且把cnl、cn2和cl、c2传入到主锁存器和从锁存器。在CK为低电平期间，cnl、cn2为高电平Cl、c2为低电平，主锁存器开启，接收SI并对其进行缓冲处理后输出与SI同相的ml、mlr，从锁存器处于保存状态，不接收主锁存器输出的ml、mlr而是保存上一个CK下降沿采样到的ml、mlr ;在CK为高电平期间，cnl、cn2为低电平、Cl、c2为高电平，主锁存器处于保存状态，保存前一个CK上升沿采样到的SI并输出与SI同相的ml、mlr,从锁存器开启并接收主锁存器的输出ml、mlr,对ml、mlr进行缓冲处理并输出与ml、mlr同相的sl、slr。在任意时刻输出缓冲电路都要接收从锁存器的输出sl、sir,对sl、sir缓冲并输出与sl、sir同相的Q。
[0029]扫描控制缓冲电路将输入信号进行缓冲处理后输出与SE反相的SEN，并将其送入主锁存器，进行扫描行为的控制。
[0030]复位缓冲电路将输入信号进行延迟后通过双模冗余的C2MOS结构滤除RN中可能带有的单粒子瞬态脉冲，并将输出的与RN同相的RNl和RN2送入主锁存器和从锁存器，进行复位行为的控制。
[0031]置位缓冲电路将输入信号进行延迟后通过双模冗余的C2MOS结构滤除SN中可能带有的单粒子瞬态脉冲，并将输出的与SN同相的SNOl和SN02送入主锁存器和从锁存器，进行置位行为的控制。
[0032]采用本发明可以达到以下技术效果:
[0033]本发明抗单粒子翻转和单粒子瞬态的可置位和可复位的扫描结构D触发器的抗单粒子翻转能力优于传统未加固可置位和复位的扫描结构D触发器、时间采样加固可置位和复位的扫描结构D触发器和传统冗余加固可置位和复位的扫描结构D触发器。因为本发明对传统未加固可置位和复位的扫描结构D触发器结构进行改造，对主锁存器和从锁存器均进行了双模冗余加固，并针对主锁存器和从锁存器中C2MOS电路结构进行了改进，即分离互为冗余的C2MOS电路中的上拉电路和下拉电路，进一步提高了本发明抗单粒子翻转和单粒子瞬态的可置位和复位的扫描结构D触发器的抗单粒子翻转能力。本发明抗单粒子翻转可置位和复位的扫描结构D触发器适合用于抗单粒子翻转和单粒子瞬态加固集成电路的标准单元库，应用于航空、航天等领域。
【专利附图】
【附图说明】
[0034]图1为申请号为201110323896.3的抗单粒子翻转的可置位和可复位的扫描结构D触发器总体逻辑结构示意图
[0035]图2为申请号为201110324016.4的一种抗单粒子翻转的可置位和可复位的扫描结构D触发器总体逻辑结构示意图
[0036]图3为本发明抗单粒子翻转和单粒子瞬态可置位和可复位的扫描结构D触发器总体逻辑结构示意图。
[0037]图4为本发明抗单粒子翻转和单粒子瞬态可置位和可复位的扫描结构D触发器中时钟电路结构示意图。
[0038]图5为本发明抗单粒子翻转和单粒子瞬态可置位和可复位的扫描结构D触发器中缓冲电路结构示意图。
[0039]图6为本发明抗单粒子翻转和单粒子瞬态可置位和可复位的扫描结构D触发器中扫描控制缓冲电路结构示意图。
[0040]图7为本发明抗单粒子翻转和单粒子瞬态可置位和可复位的扫描结构D触发器中置位缓冲电路结构示意图。
[0041]图8为本发明抗单粒子翻转和单粒子瞬态可置位和可复位的扫描结构D触发器中复位缓冲电路结构示意图。
[0042]图9为本发明抗单粒子翻转和单粒子瞬态可置位和可复位的扫描结构D触发器中主锁存器结构示意图。
[0043]图10为本发明抗单粒子翻转和单粒子瞬态可置位和可复位的扫描结构D触发器中从锁存器结构示意图。
[0044]图11为本发明抗单粒子翻转和单粒子瞬态可置位和可复位的扫描结构D触发器中输出缓冲电路结构示意图。
【具体实施方式】
[0045]图3为本发明抗单粒子翻转和单粒子瞬态可置位和可复位的扫描结构D触发器逻辑结构示意图。本发明由时钟电路(如图4所示)、缓冲电路(如图5所示)、扫描控制缓冲电路(如图6所示)、置位缓冲电路(如图7所示)、复位缓冲电路(如图8所示)、主锁存器(如图9所示)、从锁存器(如图10所示)和输出缓冲电路(如图11所示)组成。本发明抗单粒子翻转和抗单粒子瞬态可置位和可复位的扫描结构D触发器有六个输入端和一个输出端。六个输入端分别是时钟信号输入端CK、数据信号输入端D、扫描控制信号输入端SE、扫描数据输入端S1、置位信号输入端SN和复位信号输入端RN ;输出端为Q。时钟电路接收CK，对CK进行缓冲处理后分别输出Cl、c2和cnl、cn2。缓冲电路接收D，对D进行缓冲处理后分别输出D1。扫描控制缓冲电路接收SE，对SE进行缓冲处理后分别输出SEN。置位缓冲电路接收SN，对SN进行缓冲处理后输出SN01、SN02。复位缓冲电路接收RN，对RN进行缓冲处理后输出 RN1、RN2。主锁存器接收D、Dl、S1、SE、SEN、cl、c2、cnl、cn2、SN01、SN02、RNl、RN2，主锁存器在 SE，SEN, cl，c2，cnl, cn2，SNOl，SN02、RN1、RN2 的控制下对 D、Dl 或 SI 进行锁存等处理后输出 ml、mlr。从锁存器接收 ml、mlr 以及 cl、c2、cnl、cn2、SN01、SN02、RN1、RN2，从锁存器在Cl、c2、cnl、cn2、SNOl、SN02、RNl、RN2的控制下对ml、mlr进行锁存等处理后分别输出sl、slr。输出缓冲电路接收sl、sir，对其进行缓冲处理后输出Q。SN为高电平、RN为高电平、SE为低电平时，本发明抗单粒子翻转和单粒子瞬态的可置位和复位的扫描结构D触发器处于正常工作状态；SN为高电平、RN为高电平、SE为高电平时，本发明抗单粒子翻转和单粒子瞬态的可置位和复位的扫描结构D触发器处于扫描工作状态；SN为高电平、RN为低电平时，本发明抗单粒子翻转和单粒子瞬态的可置位和复位的扫描结构D触发器进入复位状态。SN为低电平、RN为高电平或低电平时，本发明抗单粒子翻转和单粒子瞬态的可置位和复位的扫描结构D触发器均进入置位状态。
[0046]如图4所不,时钟电路有一个输入端和四个输出端，输入端为CK,输出端为cl、c2、cnl、cn2。时钟电路由十二个PMOS和十四个NMOS组成。第六十四PMOS管的栅极Pg64连接CK，漏极Pd64连接第六十四NMOS管的漏极Nd64 ;第六十五PMOS管的栅极Pg65连接第六十四PMOS管的漏极Pd64，漏极Pd65连接第六十五NMOS管的漏极Nd65，源极Ps65连接电源VDD ;第六十六PMOS管的栅极Pg66连接第六十五PMOS管的漏极Pd65，漏极Pd66连接第六十六NMOS管的漏极Nd66，源极Ps66连接电源VDD ;第六十七PMOS管的栅极Pg67连接第六十六PMOS管的漏极Pd66，漏极Pd67连接第六十七NMOS管的漏极Nd67，源极Ps67连接电源VDD ;第六十八PMOS管的栅极Pg68连接CK，漏极Pd68连接第六十九PMOS管的源极Ps69，源极Ps68连接VDD ;第六十九PMOS管的栅极Pg69连接第六十七PMOS管的漏极Pd67，漏极Pd69连接第六十八NMOS管的漏极Nd68，并作为时钟电路的一个输出端cnl，源极Ps69连接Pd68 ;第七十PMOS管的栅极Pg70连接CK，漏极Pd70连接第七十一 PMOS管的源极Ps71，源极Ps70连接VDD ;第七十一 PMOS管的栅极Pg71连接第六十七PMOS管的漏极Pd67，漏极Pd71连接第七十NMOS管的漏极Nd70，并作为时钟电路的一个输出端cn2，源极Ps71连接Pd70 ;第七十二 PMOS管的栅极Pg72连接第七十二 NMOS管的栅极Ng72并作为时钟电路的一个输出端c I，漏极Pd72连接第六十九PMOS管的漏极Pd69，并连接输出端cnl，源极Ps72连接VDD ;第七十三PMOS管的栅极Pg73连接第七十四NMOS管的栅极Ng74并作为时钟电路的一个输出端c2，漏极Pd73连接第七十四NMOS管的漏极Nd74并连接输出端cn2，源极Ps73连接VDD ;第七十四PMOS管的栅极Pg74连接输出端cnl，漏极Pd74连接输出端Cl，源极Ps74连接VDD ;第七十五PMOS管的栅极Pg75连接输出端cn2，漏极Pd75连接输出端c2，源极Ps75连接VDD ;第六十四NMOS管的栅极Ng64连接CK，漏极Nd64连接第六十四PMOS管的漏极Pd64 ;第六十五NMOS管的栅极Ng65连接第六十四NMOS管的漏极Nd64，漏极Nd65连接第六十五PMOS管的漏极Pd65，源极Ns65连接VSS ;第六十六NMOS管的栅极Ng66连接第六十五NMOS管的漏极Nd65，漏极Nd66连接第六十六PMOS管的漏极Pd66，源极Ns66连接VSS ;第六十七NMOS管的栅极Ng67连接第六十六NMOS管的漏极Nd66，漏极Nd67连接第六十七PMOS管的漏极Pd67，源极Ns67连接VSS ;第六十八NMOS管的栅极Ng68连接第六十七NMOS管的漏极Nd67，源极Ns68连接第六十九NMOS管的漏极Nd69，漏极连接cnl ;第六十九NMOS管的栅极Ng69连接CK，漏极Nd69连接第六十八NMOS管的源极Nd68，源极Ns69连接VSS ;第七十NMOS管的栅极Ng70连接第六十七NMOS管的漏极Nd67，源极Ns70连接第七十一 NMOS管的漏极Nd71，漏极连接cn2 ;第七十一 NMOS管的栅极Ng71连接CK,漏极Nd71连接第七十NMOS管的源极Ns70，源极Ns71连接VSS ;第七十二 NMOS管的栅极Ng72连接输出端Cl，漏极Nd72连接输出端cnl，源极Ns72连接第七十三NMOS管的漏极Nd73 ;第七十三NMOS管的栅极Ng73连接输出端cl，漏极Nd73连接第七十二 NMOS管源极Ns72，源极Ns73连接VSS ;第七十四NMOS管的栅极Ng74连接输出端c2，漏极Nd74连接输出端cn2，源极Ns74连接第七十五NMOS管的漏极Nd75 ;第七十五NMOS管的栅极Ng75连接输出端c2，漏极Nd75连接第七十四NMOS管的源极Ns74，源极Ns75连接VSS ;第七十六NMOS管的漏极Nd76连接输出端Cl，栅极Ng76连接输出端cnl，源极Ns76连接VSS ;第七十七NMOS管的漏极Nd77连接输出端c2，栅极Ng77连接输出端cn2，源极Ns77连接VSS。
[0047]如图5所示，缓冲电路有一个输入端和一个输出端，输入端为D，输出端为D1。缓冲电路由八个PMOS管和八个NMOS管组成，缓冲电路中所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS。第一 PMOS管的栅极Pgl连接输入D并和第一 NMOS管的栅极Ngl连接，漏极Pdl连接第一 NMOS管的漏极Ngl，源极Psl连接VDD ;第二 PMOS管的栅极Pg2连接第一 PMOS管的漏极Pdl，漏极Pd2连接第二 NMOS管的漏极Nd2，源极Ps2连接VDD ;第三PMOS管的栅极Pg3连接第二 PMOS管的漏极Pd2，漏极Pd3连接第三NMOS管的漏极Nd3，源极Ps3连接VDD ;第四PMOS管的栅极Pg4连接第三PMOS管的漏极Pd3，漏极Pd4连接第四NMOS管的漏极Nd4，源极Ps4连接VDD ;第五PMOS管的栅极Pg5连接第四PMOS管的漏极Pd4，漏极Pd5连接第五NMOS管的漏极Nd5，源极Ps5连接VDD ;第六PMOS管的栅极Pg6连接第五PMOS管的漏极Pd5，漏极Pd6连接第六NMOS管的漏极Nd6，源极Ps6连接VDD ;第七PMOS管的栅极Pg7连接第六PMOS管的漏极Pd6，漏极Pd7连接第七NMOS管的漏极Nd7，源极Ps7连接VDD ;第八PMOS管的栅极Pg8连接第七PMOS管的漏极Pd7，漏极Pd8连接第八NMOS管的漏极Nd8并作为缓冲器的输出端D1，源极Ps8连接VDD ;第一 NMOS管的栅极Ngl连接Pgl，漏极Ndl连接Pdl，源极Nsl连接VSS;第二 NMOS管的栅极Ng2连接第一 NMOS管的漏极Ndl，漏极Nd2连接Pd2，源极Ns2连接VSS ;第三NMOS管的栅极Ng3连接第二 NMOS管的漏极Nd2，漏极Nd3连接Pd3，源极Ns3连接VSS ;第四NMOS管的栅极Ng4连接第三NMOS管的漏极Nd3，漏极Nd4连接Pd4，源极Ns4连接VSS ;第五NMOS管的栅极Ng5连接第四NMOS管的漏极Nd4，漏极Nd5连接Pd5，源极Ns5连接VSS ;第六NMOS管的栅极Ng6连接第五NMOS管的漏极Nd5，漏极Nd6连接Pd6，源极Ns6连接VSS ;第七NMOS管的栅极Ng7连接第六NMOS管的漏极Nd6，漏极Nd7连接Pd7，源极Ns7连接VSS ;第八NMOS管的栅极Ng8连接第七NMOS 管的漏极Nd7，漏极Nd8连接Pd8，源极Ns8连接VSS。
[0048]如图6所不,扫描控制缓冲电路有一个输入端和一个输出端,输入端为SE,输出端为SEN。扫描控制缓冲电路由第四十三PMOS管和第四十三NMOS管组成。第四十三PMOS管的衬底和源极Ps43均连接电源VDD，第四十三NMOS管的衬底和源极Ns43均接地VSS。第四十三PMOS管的栅极Pg43连接SE，漏极Pd43连接第四十三NMOS管的漏极Nd43，并作为扫描控制电路的输出端SEN ;第四十三NMOS管的栅极Ng43连接SE，漏极Nd43连接Pd43。
[0049]如图7所示，置位缓冲电路有一个输入端和两个输出端，输入端为SN，输出端是SNOI, SN02。置位缓冲电路由十个NMOS管和十个PMOS管组成，置位缓冲电路中所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS。第四十六PMOS管的栅极Pg46连接SN，漏极Pd46连接第四十六NMOS管的漏极Nd46，源极Ps46连接电源VDD ;第四十七PMOS管的栅极Pg47连接第四十六PMOS管的漏极Pd46，漏极Pd47连接第四十七NMOS管的漏极Nd47，源极Ps47连接电源VDD ;第四十八PMOS管的栅极Pg48连接第四十七PMOS管的漏极Pd47，漏极Pd48连接第四十八NMOS管的漏极Nd48，源极Ps48连接电源VDD ;第四十九PMOS管的栅极Pg49连接第四十八PMOS管的漏极Pd48，漏极Pd49连接第四十九NMOS管的漏极Nd49，源极Ps49连接电源VDD ;第五十PMOS管的栅极Pg50连接SN，漏极Pd50连接第五十一PMOS管的源极Ps51，源极Ps50连接VDD ;第五十一 PMOS管的栅极Pg51连接第四十九PMOS管的漏极Pd49，漏极Pd51连接第五十NMOS管的漏极Nd50 ;第五十二 PMOS管的栅极Pg52连接SN，漏极Pd52连接第五十三PMOS管的源极Ps53，源极Ps52连接VDD ;第五十三PMOS管的栅极Pg53连接第四十九PMOS管的漏极Pd49，漏极Pd53连接第五十二 NMOS管的漏极Nd52，源极Ps53连接第五十二 PMOS管的漏极Pd52 ;第五十四PMOS管的栅极Pg54连接第五十一 PMOS管的漏极Pd51，源极Ps54连接电源VDD，漏极Pd54连接第五十四NMOS管的漏极Nd54并作为置位缓冲电路的一个输出端SNOl ;第五十五PMOS管的栅极Pg55连接第五十三PMOS管的漏极Pd53，源极Ps55连接电源VDD，漏极Pd55连接第五十五NMOS管的漏极Nd55并作为置位缓冲电路的另一个输出端SN02 ;第四十六NMOS管的栅极Ng46连接SN，漏极Nd46连接第四十六PMOS管的漏极Pd46，源极Ns46连接VSS ;第四十七NMOS管的栅极Ng47连接第四十六NMOS管的漏极Nd46，漏极Nd47连接第四十七PMOS管的漏极Pd47，源极Ns47连接VSS ;第四十八NMOS管的栅极Ng48连接第四十七NMOS管的漏极Nd47，漏极Nd48连接第四十八PMOS管的漏极Pd48，源极Ns48连接VSS ;第四十九NMOS管的栅极Ng49连接第四十八NMOS管的漏极Nd48，漏极Nd49连接第四十九PMOS管的漏极Pd49，源极Ns49连接VSS ;第五十NMOS管的栅极Ng50连接第四十九NMOS管的漏极Nd49，源极Ns50连接第五^ NMOS管的漏极Nd51,漏极Nd51连接第五十四NMOS管栅极Ng54 ;第五i NMOS管的栅极Ng51连接SN，漏极Nd51连接第五十NMOS管的源极Nd50，源极Ns51连接VSS ;第五十二NMOS管的栅极Ng52连接第四十九NMOS管的漏极Nd49，源极Ns52连接第五十三NMOS管的漏极Nd53，漏极Nd52连接第五十五NMOS管栅极Ng55 ;第五十三NMOS管的栅极Ng53连接SN，漏极Nd53连接第五十二 NMOS管的源极Nd52，源极Ns53连接VSS。第五十四NMOS管的栅极Ng54连接第五十NMOS管的漏极Nd50，源极Ns54连接地VSS，漏极Nd54连接第五十四PMOS管的漏极Pd54并连接输出端SNOl ;第五十五NMOS管的栅极Ng55连接第五十二 NMOS管漏极Nd52，漏极Nd55连接第五十五PMOS管的漏极Nd55并连接输出端SN02，源极Ns55连接VSS。
[0050]如图8所示，复位缓冲电路有一个输入端和两个输出端，输入端为RN，输出端为RN1、RN2。复位电路由八个PMOS和八个NMOS组成。第五十六PMOS管的栅极Pg56连接RN，漏极Pd56连接第五十六NMOS管的漏极Nd56，源极Ps56连接VDD ;第五十七PMOS管的栅极Pg57连接第五十六PMOS管的漏极Pd56，漏极Pd57连接第五十七NMOS管的漏极Nd57，源极Ps57连接电源VDD ;第五十八PMOS管的栅极Pg58连接第五十七PMOS管的漏极Pd57，漏极Pd58连接第五十八NMOS管的漏极Nd58，源极Ps58连接电源VDD ;第五十九PMOS管的栅极Pg59连接第五十八PMOS管的漏极Pd58，漏极Pd59连接第五十九NMOS管的漏极Nd59，源极Ps59连接电源VDD ;第六十PMOS管的栅极Pg60连接RN，漏极Pd60连接第六十一 PMOS管的源极Ps61，源极Ps60连接VDD ;第六十一 PMOS管的栅极Pg61连接第五十九PMOS管的漏极Pd59，漏极Pd61连接第六十NMOS管的漏极Nd60，并作为复位缓冲电路的输出端RNl，源极Ps61连接第六十PMOS管的漏极Pd60 ;第六十二 PMOS管的栅极Pg62连接RN，漏极Pd62连接第六十三PMOS管的源极Ps63，源极Ps62连接VDD ;第六十三PMOS管的栅极Pg63连接第五十九PMOS管的漏极Pd59，漏极Pd63连接第六十二 NMOS管的漏极Nd62，并作为复位缓冲电路的一个输出端RN2，源极Ps63连接Pd62 ;第五十六NMOS管的栅极Ng56连接RN，漏极Nd56连接第五十六PMOS管的漏极Pd56，源极Ns56连接VSS ;第五十七NMOS管的栅极Ng57连接第五十六NMOS管的漏极Nd56，漏极Nd57连接第五十七PMOS管的漏极Pd57，源极Ns57连接VSS ;第五十八NMOS管的栅极Ng58连接第五十七NMOS管的漏极Nd57，漏极Nd58连接第五十八PMOS管的漏极Pd58，源极Ns58连接VSS ;第五十九NMOS管的栅极Ng59连接第五十八NMOS管的漏极Nd58，漏极Nd59连接第五十九PMOS管的漏极Pd59，源极Ns59连接VSS ;第六十NMOS管的栅极Ng60连接第五十九NMOS管的漏极Nd59，源极Ns60连接第六十一 NMOS管的漏极Nd61，漏极Nd60连接第六十一 PMOS管的漏极Pd61并连接输出端RNl ;第六十一 NMOS管的栅极Ng61连接RN，漏极Nd61连接第六十NMOS管的源极Ns60，源极Ns61连接VSS ;第六十二 NMOS管的栅极Ng62连接第五十九NMOS管的漏极Nd59，源极Ns62连接第六十三NMOS管的漏极Nd63，漏极Nd62连接第六十三PMOS管的漏极Pd63，并连接输出端RN2 ;第六十三NMOS管的栅极Ng63连接RN，漏极Nd63连接第六十二 NMOS管的源极Ns62，源极Ns63连接VSS。
[0051] 如图9所示，(缓冲电路和D和Dl对换了，可主锁存器图和这一段文字未改)主锁存器有十三输入端和两个输出端，输入端为D，Dl, SI, SE，SEN, SNOl，SN02, RNl，RN2, cl,c2，cnl，cn2 ;输出端为ml，mlr。主锁存器由二十个PMOS管和二十个NMOS管组成，主锁存器中所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS。第九PMOS管的栅极Pg9连接SI，漏极Pd9连接第十PMOS管的源极PslO，源极Ps9连接电源VDD ;第十PMOS管的栅极PglO连接SEN，漏极PdlO连接第十三PMOS管的源极Psl3，源极PslO连接Pd9 ?’第十一 PMOS管的栅极Pgll连接SE，漏极Pdll连接第十二 PMOS管的源极Psl2，源极Psll连接电源VDD ;第十二 PMOS管的栅极Pgl2连接D，漏极Pdl2连接Psl3，源极Psl2连接Pdll ；第十三PMOS管的栅极Pgl3连接Cl，漏极Pdl3连接第九NMOS管的漏极Nd9，源极Psl3连接PdlO ;第十四PMOS管的栅极Pgl4连接SI，漏极Pdl4连接第十五PMOS管的源极Psl5，源极Psl4连接电源VDD ;第十五PMOS管的栅极Pgl5连接SEN，漏极Pdl5连接第十八PMOS管的源极Psl8，源极Psl5连接Pdl4 ;第十六PMOS管的栅极Pgl6连接SE，漏极Pdl6连接第十七PMOS管的源极Psl7，源极Psl6连接电源VDD ;第十七PMOS管的栅极Pgl7连接Dl，漏极Pdl7连接第十八PMOS管的源极Psl8，源极Psl7连接Pdl6 ;第十八PMOS管的栅极Pgl8连接c2，漏极Pdl8连接第十四NMOS管的漏极Ndl4，源极Psl8连接Pdl5 ;第十九PMOS管的栅极Pgl9连接RNl，漏极Pdl9连接第二十PMOS管的漏极Pd20，源极Psl9连接电源VDD ;第二十PMOS管的栅极Pg20连接第十三PMOS管的漏极Pdl3，漏极Pd20连接第十九NMOS管的漏极Ndl9，并作为主锁存器的一个输`出端mlr，源极Ps20连接第十九PMOS管的漏极Pdl9 ；第二H^一 PMOS管的栅极Pg21连接SN01，漏极Pd21连接第二十NMOS管的漏极Pd20，并连接输出端mlr，源极Ps21连接电源VDD ;第二十二 PMOS管的栅极Pg22连接RN2，漏极Pd22连接第二十三PMOS管的源极Ps23，源极Ps22连接电源VDD ;第二十三PMOS管的栅极Pg23连接第十八PMOS管的漏极Pdl8，漏极Pd23连接第二十二 NMOS管的漏极Nd22，并作为主锁存器的一个输出端ml，源极Ps23连接第二十二 PMOS管的漏极Pd22 ;第二十四PMOS管的栅极Pg24连接SN02，漏极Pd24连接第二十三NMOS管的漏极Nd23，并连接输出端ml，源极Ps24连接电源VDD ;第二十五PMOS管的栅极Pg25连接Pd24，漏极Pd25连接第二十六PMOS管的源极Ps26，源极Ps25连接电源VDD ;第二十六PMOS管的栅极Pg26连接cnl，漏极Pd26连接第二十五NMOS管的漏极Nd25，源极Ps26连接Pd25 ;第二十七PMOS管的栅极Pg27连接第二十一 PMOS管的漏极Pd21，并连接输出端mlr，漏极Pd27连接第二十八PMOS管的源极Ps28和Pdl8，源极Ps27连接电源VDD ;第二十八PMOS管的栅极Pg28连接cn2，漏极Pd28连接第二十七NMOS管的漏极Nd27，源极Ps28连接Pd27 ;第九NMOS管的栅极Ng9连接cnl，漏极Nd9连接Pdl3，源极Ns9连接第十NMOS管的漏极NdlO ;第十NMOS管的栅极NglO连接SE，漏极NdlO连接Ns9，源极NslO连接第十一 NMOS管的漏极Ndll ;第^^一 NMOS管的栅极Ngll连接SI，漏极Ndll连接NslO，源极Nsll接地VSS ;第十二 NMOS管的栅极Ngl2连接D，漏极Ndl2连接Ns9，源极Nsl2连接第十三NMOS管的漏极Ndl3 ;第十三NMOS管的栅极Ngl3连接SEN，漏极Ndl3连接Nsl2，源极Nsl3接地VSS ;第十四NMOS管的栅极Ngl4连接cn2，漏极Ndl4连接Pdl8，源极Nsl4连接第十五NMOS管的漏极Ndl5 ;第十五NMOS管的栅极Ngl5连接SE，漏极Ndl5连接Nsl4，源极Nsl5连接第十六NMOS管的漏极Ndl6 ;第十六NMOS管的栅极Ngl6连接SI，漏极Ndl6连接Nsl5，源极Nsl6接地VSS ;第十七NMOS管的栅极Ngl7连接D1，漏极Ndl7连接Nsl4，源极Nsl7连接第十八NMOS管的漏极Ndl8 ;第十八NMOS管的栅极Ngl8连接SEN，漏极Ndl8连接Nsl7，源极Nsl8接地VSS ;第十九NMOS管的栅极Ngl9连接Pdl8，漏极Ndl9连接Pd20，源极Nsl9接第二十NMOS管源极Ns20 ;第二十NMOS管的栅极Ng20连接RN2，漏极Nd20连接Pd21，源极Ns20接第二十一 NMOS管的漏极Nd21 ;第二十一 NMOS管的栅极Ng21连接SN02，漏极Nd21连接Ns20，源极Ns21接VSS ;第二十二 NMOS管的栅极Ng22连接第十三PMOS管的漏极Pdl3，漏极Nd22连接Pd23，源极Ns22接Nd24 ;第二十三NMOS管的栅极Ng23连接RNl，漏极Nd23连接Pd24，并连接输出端ml，源极Ns23连接第二十四NMOS管的漏极Nd24 ;第二十四NMOS管的栅极Ng24连接SNOl，漏极Nd24连接Ns23，源极Ns24接地VSS ;第二十五NMOS管的栅极Ng25连接cl，漏极Nd25连接Pd26，源极Ns25连接第二十六NMOS管的漏极Nd26 ;第二十六NMOS管的栅极Ng26连接Pd21，漏极Nd26连接Ns25，源极Ns26接地VSS ;第二十七NMOS管的栅极Ng27连接c2，漏极Nd27连接Pd28，源极Ns27接Nd28 ;第二十八NMOS管的栅极Ng28连接Pd24，漏极Nd28连接Ns27，源极Ns28接地VSS。第九PMOS管、第十PMOS管、第十一 PMOS管以及第十NMOS管、第十一 NMOS管、第十三NMOS管组成主锁存器中的扫描结构。第十九PMOS管和第二十NMOS管组成主锁存器中的复位结构。第二H^一 PMOS管和第二十一 NMOS管组成主锁存器中的置位结构。
[0052]如图10所示，从锁存器有十个输入端和两个输出端，输入端为SN01，SN02, RNl,RN2, cl, c2, cnl, cn2,ml,mlr ;输出端为sl, sir。从锁存器由十四个PMOS管和十四个NMOS管组成，从锁存器中所有PMOS管 的衬底连接电源VDD，所有NMOS管的衬底接地VSS。第二十九PMOS管的栅极Pg29连接mlr，漏极Pd29连接第三十PMOS管的源极Ps30，源极Ps29连接电源VDD ;第三十PMOS管的栅极Pg30连接cnl，漏极Pd30连接第二十九NMOS管的漏极Nd29，源极Ps30连接Pd29 ;第三十一 PMOS管的栅极Pg31连接ml，漏极Pd31连接第三十二PMOS管的源极Ps32，源极Ps31连接电源VDD ;第三十二 PMOS管的栅极Pg32连接cn2，漏极Pd32连接第三十一 NMOS管的漏极Nd31，源极Ps32连接Pd31 ;第三十三PMOS管的栅极Pg33连接RN1，漏极Pd33连接第三十四PMOS管的源极Ps34，源极Ps33连接电源VDD ;第三十四PMOS管的栅极Pg34连接Pd30，漏极Pd34连接第三十三NMOS管的漏极Nd33，并作为从锁存器的一个输出端Si，源极Ps34连接Pd33 ;第三十五PMOS管的栅极Pg35连接SNOl，漏极Pd35连接第三十四NMOS管的漏极Nd34，并作为从锁存器的一个输出端sl，源极Ps35连接电源VDD ;第三十六PMOS管的栅极Pg36连接RN2，漏极Pd36连接第三十七PMOS管的源极Ps37，源极Ps36连接电源VDD ;第三十七PMOS管的栅极Pg37连接Pd32，漏极Pd37连接第三十六NMOS管的漏极Nd36并作为从锁存器的输出端sir，源极Ps37连接Pd36 ;第三十八PMOS管的栅极Pg38连接SN02，漏极Pd38连接第三十七NMOS管的漏极Nd37并连接输出端sir,源极Ps38连接VDD ;第三十九PMOS管的栅极Pg39连接Pd38，漏极Pd39连接第四十PMOS管的源极Ps40，源极Ps39连接电源VDD ;第四十PMOS管的栅极Pg40连接cnl，漏极Pd40连接第三十九NMOS管的漏极Nd39并连接Pd30，源极Ps40连接Pd39 ;第四十一 PMOS管的栅极Pg41连接Pd35，漏极Pd41连接Ps42，源极Ps41连接VDD ;第四十二 PMOS管的栅极Pg42连接cn2，漏极Pd42连接Nd41和Nd31，源极Ps42接Pd41 ;第二十九NMOS管的栅极Ng29连接Cl，漏极Nd29连接Pd30，源极Ns29连接第三十NMOS管的漏极Nd30 ;第三十NMOS管的栅极Ng30连接ml，漏极Nd30连接Ns29，源极Ns30接地VSS ;第三十一 NMOS管的栅极Ng31连接c2，漏极Nd31连接Pd32，源极Ns31接Nd32 ;第三十二 NMOS管的栅极Ng32连接mlr,漏极Nd32连接Ns31，源极Ns32接地VSS ;第三十三NMOS管的栅极Ng33连接Pd32，漏极Nd33连接Pd34，源极Ns33接Nd35 ;第三十四NMOS管的栅极Ng34连接RN2，漏极Nd34连接Pd35，源极Ns34接Nd35 ;第三十五NMOS管的栅极Ng35连接SN02，漏极Nd35连接Ns33，源极Ns35连接VSS ;第三十六NMOS管的栅极Ng36连接Pd30，漏极Nd36连接Pd37，源极Ns36接Nd38 ;第三十七NMOS管的栅极Ng37连接RNl，漏极Nd37连接Pd38，源极Ns37连接第三十八NMOS管的漏极Nd38 ;第三十八NMOS管的栅极Ng38连接SN01，漏极Nd38连接Ns37，源极Ns38接地VSS。第三十三PMOS管以及第三十四NMOS管组成从锁存器中的复位结构。第三十五PMOS管以及第三十五NMOS管组成从锁存器中的置位结构。
[0053]如图11所不,输出缓冲电路有两个输入端和一个输出端，输入端连接sI和sIr,输出端为Q。输出缓冲电路由两个PMOS管和两个NMOS管组成。输出缓冲电路所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS。第四十四PMOS管的栅极Pg44接输入端sir，漏极Pd44连接第四十四NMOS管的漏极Nd44，源极Ps44接电源VDD ;第四十五PMOS管的栅极Pg45接Pd44，漏极Pd45连接第四十五NMOS管的漏极Nd45，并作为输出缓冲电路的输出Q ;源极Ps45接电源VDD ;第四十四NMOS管的栅极Ng44接输入端sl，漏极Nd44连接Pd44，源极Ns44接地VSS ;第四十五NMOS管的栅极Ng45接Nd44，漏极Nd45连接Pd45，源极Ns45接地VSS。。
[0054]北京原子能研究院H-13串列加速器可以产生LET值分别为2.88MeV.cm2/mg、8.62MeV.cm2/mg> 12.6MeV.cm2/mg和17.0MeV.cm2/mg的四种地面重离子福照测试环境。将处于正常工作状态的传统未加固的可置位和可复位扫描结构D触发器、传统双模冗余加固的可置位和可复位扫描结构D触发器、时间采样加固的可置位和可复位扫描结构D触发器、申请号为201110323896.3的中国专利提出的抗单粒子翻转的可置位和复位扫描结构D触发器、申请号为201110324016.4的中国专利提出的一种抗单粒子翻转的可置位和复位扫描结构D触发器和本发明抗单粒子翻转和单粒子瞬态的可置位和可复位扫描结构D触发器分别连接相同的1000级反向器链的输出端并以40MHz的时钟频率工作，1000级反向器链的输入端连接低电平。将上述电路置于北京原子能研究院H-13串列加速器产生的LET值分别为 2.88MeV.cm2/mg、8.62MeV.cm2/mg> 12.6MeV.cm2/mg 和 21.3MeV.cm2/mg 的地面重离子辐照测试环境中，统计 各LET的重离子辐照过程中各可置位和可复位扫描结构D触发器发生错误输出的次数。每种LET的重离子辐照总注量为107ion/cm2。表1为使用北京原子能研究院H-13串列加速器进行的地面重粒子辐照测试得到的传统未加固的可置位和可复位扫描结构D触发器、传统双模冗余加固的可置位和可复位扫描结构D触发器、时间采样加固的可置位和可复位扫描结构D触发器、申请号为201110323896.3的中国专利提出的抗单粒子翻转的可置位和复位扫描结构D触发器、申请号为201110324016.4的中国专利提出的一种抗单粒子翻转的可置位和复位扫描结构D触发器和本发明抗单粒子翻转和单粒子瞬态的可置位和可复位扫描结构D触发器在LET值分别为2.88MeV -cmVmg^.62MeV -cm2/mg、12.6MeV.cm2/mg和21.3MeV.cm2/mg的地面重离子福照过程中发生错误输出的次数。每种LET的重离子辐照总注量为107ion/cm2。从表1的统计可以看出，本发明的抗单粒子翻转和单粒子瞬态能力优于传统未加固的可置位和可复位扫描结构D触发器、时间采样加固的可置位和可复位扫描结构D触发器、申请号为201110323896.3的中国专利提出的抗单粒子翻转的可置位和复位扫描结构D触发器、申请号为201110324016.4的中国专利提出的一种抗单粒子翻转的可置位和复位扫描结构D触发器和传统双模冗余加固的可置位和可复位扫描结构D触发器，适合用于抗单粒子翻转和单粒子瞬态加固集成电路的标准单元库，应用于航空、航天等领域。
[0055]表1
[0056]
[0057]`
【权利要求】
1.抗单粒子翻转和单粒子瞬态的可置复位扫描结构D触发器，包括时钟电路、扫描控制缓冲电路、复位缓冲电路、主锁存器、从锁存器、输出缓冲电路，其特征在于抗单粒子翻转和单粒子瞬态的可置复位扫描结构D触发器还包括缓冲电路、置位缓冲电路；主锁存器和从锁存器均为冗余加固的锁存器；主锁存器和从锁存器前后串联，并均与时钟电路、置位缓冲电路、复位缓冲电路连接；主锁存器还与缓冲电路、扫描控制缓冲电路相连，从锁存器还与输出缓冲电路相连；有六个输入端和二个输出端；六个输入端分别是时钟信号输入端CK、数据信号输入端D、扫描控制信号输入端SE、扫描数据输入端S1、置位信号输入端SN和复位信号输入端RN ;输出端是Q和QN。
2.如权利要求1所述的抗单粒子翻转和单粒子瞬态可置位复位扫描结构D触发器，其特征在于所述时钟电路有一个输入端和四个输出端，输入端为CK，输出端为cl、c2、cnl、cn2 ;时钟电路由十二个PMOS和十四个NMOS组成；第六十四PMOS管的栅极Pg64连接CK，漏极Pd64连接第六十四NMOS管的漏极Nd64 ;第六十五PMOS管的栅极Pg65连接第六十四PMOS管的漏极Pd64，漏极Pd65连接第六十五NMOS管的漏极Nd65，源极Ps65连接电源VDD ；第六十六PMOS管的栅极Pg66连接第六十五PMOS管的漏极Pd65,漏极Pd66连接第六十六NMOS管的漏极Nd66，源极Ps66连接电源VDD ;第六十七PMOS管的栅极Pg67连接第六十六PMOS管的漏极Pd66，漏极Pd67连接第六十七NMOS管的漏极Nd67，源极Ps67连接电源VDD ；第六十八PMOS管的栅极Pg68连接CK，漏极Pd68连接第六十九PMOS管的源极Ps69，源极Ps68连接VDD ;第六十九PMOS管的栅极Pg69连接第六十七PMOS管的漏极Pd67，漏极Pd69连接第六十八NMOS管的漏极Nd68，并作为时钟电路的一个输出端cnl，源极Ps69连接Pd68 ;第七十PMOS管的栅极Pg70连接CK，漏极Pd70连接第七十一 PMOS管的源极Ps71，源极Ps70连接VDD ;第七十一 PMOS管的栅极Pg71连接第六十七PMOS管的漏极Pd67，漏极Pd71连接第七十NMOS管的漏极Nd70，并作为时钟电路的一个输出端cn2，源极Ps71连接Pd70 ;第七十二 PMOS管的栅极Pg72连接第七十二 NMOS管的栅极Ng72并作为时钟电路的一个输出端Cl，漏极Pd72连接第六十九PMOS管的漏极Pd69，并连接输出端cnl，源极Ps72连接VDD ;第七十三PMOS管的栅极Pg73连接第七十四NMOS管的栅极Ng74并作为时钟电路的一个输出端c2·，漏极Pd73连接第七十四NMOS管的漏极Nd74并连接输出端cn2，源极Ps73连接VDD ;第七十四PMOS管的栅极Pg74连接输出端cnl，漏极Pd74连接输出端Cl，源极Ps74连接VDD ;第七十五PMOS管的栅极Pg75连接输出端cn2，漏极Pd75连接输出端c2，源极Ps75连接VDD ;第六十四NMOS管的栅极Ng64连接CK，漏极Nd64连接第六十四PMOS管的漏极Pd64 ;第六十五NMOS管的栅极Ng65连接第六十四NMOS管的漏极Nd64，漏极Nd65连接第六十五PMOS管的漏极Pd65，源极Ns65连接VSS ;第六十六NMOS管的栅极Ng66连接第六十五NMOS管的漏极Nd65,漏极Nd66连接第六十六PMOS管的漏极Pd66,源极Ns66连接VSS ;第六十七NMOS管的栅极Ng67连接第六十六NMOS管的漏极Nd66，漏极Nd67连接第六十七PMOS管的漏极Pd67，源极Ns67连接VSS ;第六十八NMOS管的栅极Ng68连接第六十七NMOS管的漏极Nd67，源极Ns68连接第六十九NMOS管的漏极Nd69，漏极连接cnl ；第六十九NMOS管的栅极Ng69连接CK，漏极Nd69连接第六十八NMOS管的源极Nd68，源极Ns69连接VSS ;第七十NMOS管的栅极Ng70连接第六十七NMOS管的漏极Nd67，源极Ns70连接第七十一 NMOS管的漏极Nd71，漏极连接cn2 ;第七十一 NMOS管的栅极Ng71连接CK，漏极Nd71连接第七十NMOS管的源极Ns70，源极Ns71连接VSS ;第七十二 NMOS管的栅极Ng72连接输出端Cl，漏极Nd72连接输出端cnl，源极Ns72连接第七十三NMOS管的漏极Nd73 ；第七十三NMOS管的栅极Ng73连接输出端Cl，漏极Nd73连接第七十二 NMOS管源极Ns72，源极Ns73连接VSS ;第七十四NMOS管的栅极Ng74连接输出端c2，漏极Nd74连接输出端cn2，源极Ns74连接第七十五NMOS管的漏极Nd75 ;第七十五NMOS管的栅极Ng75连接输出端c2，漏极Nd75连接第七十四NMOS管的源极Ns74，源极Ns75连接VSS ;第七十六NMOS管的漏极Nd76连接输出端Cl，栅极Ng76连接输出端cnl，源极Ns76连接VSS ;第七十七NMOS管的漏极Nd77连接输出端c2，栅极Ng77连接输出端cn2，源极Ns77连接VSS。
3.如权利要求1所述的抗单粒子翻转和单粒子瞬态可置位复位扫描结构D触发器，其特征在于所述缓冲电路有一个输入端和一个输出端，输入端为D,输出端为Dl ;缓冲电路由八个PMOS管和八个NMOS管组成，缓冲电路中所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS ;第一 PMOS管的栅极Pgl连接输入D并和第一 NMOS管的栅极Ngl连接，漏极Pdl连接第一 NMOS管的漏极Ngl，源极Psl连接VDD ;第二 PMOS管的栅极Pg2连接第一 PMOS管的漏极Pdl，漏极Pd2连接第二 NMOS管的漏极Nd2，源极Ps2连接VDD ;第三PMOS管的栅极Pg3连接第二 PMOS管的漏极Pd2，漏极Pd3连接第三NMOS管的漏极Nd3，源极Ps3连接VDD ;第四PMOS管的栅极Pg4连接第三PMOS管的漏极Pd3，漏极Pd4连接第四NMOS管的漏极Nd4，源极Ps4连接VDD ;第五PMOS管的栅极Pg5连接第四PMOS管的漏极Pd4，漏极Pd5连接第五NMOS管的漏极Nd5，源极Ps5连接VDD ;第六PMOS管的栅极Pg6连接第五PMOS管的漏极Pd5，漏极Pd6连接第六NMOS管的漏极Nd6，源极Ps6连接VDD ;第七PMOS管的栅极Pg7连接第六PMOS管的漏极Pd6，漏极Pd7连接第七NMOS管的漏极Nd7，源极Ps7连接VDD ;第八PMOS管的栅极Pg8连接第七PMOS管的漏极Pd7，漏极Pd8连接第八NMOS管的漏极Nd8并作为缓冲器的输出端D1，源极Ps8连接VDD ;第一 NMOS管的栅极Ngl连接PglJf极Ndl连接Pdl，源极Nsl连接VSS;第二 NMOS管的栅极Ng2连接第一 NMOS管的漏极Ndl，漏极Nd2连接Pd2，源极Ns2连接VSS ;第三NMOS管的栅极Ng3连接第二 NMOS管的漏极Nd2，漏极Nd3连接Pd3，源极Ns3连接VSS ;第四NMOS管的栅极Ng4连接第三NMOS管的漏极Nd3，漏极Nd4连接Pd4，源极Ns4连接VSS ;第五NMOS管的栅极Ng5连接第四NMOS管的漏极Nd4，漏极Nd5连接Pd5，源极Ns5连接VSS ;第六NMOS管的栅极Ng6连接第五NMOS管的漏极Nd5，漏极Nd6连接Pd 6，源极Ns6连接VSS ;第七NMOS管的栅极Ng7连接第六NMOS管的漏极Nd6，漏极Nd7连接Pd7，源极Ns7连接VSS ;第八NMOS管的栅极Ng8连接第七NMOS管的漏极Nd7，漏极Nd8连接Pd8，源极Ns8连接VSS。
4.如权利要求1所述的抗单粒子翻转和单粒子瞬态可置位复位扫描结构D触发器，其特征在于所述扫描控制缓冲电路有一个输入端和一个输出端，输入端为SE,输出端为SEN ；扫描控制缓冲电路由第四十三PMOS管和第四十三NMOS管组成；第四十三PMOS管的衬底和源极Ps43均连接电源VDD，第四十三NMOS管的衬底和源极Ns43均接地VSS ;第四十三PMOS管的栅极Pg43连接SE，漏极Pd43连接第四十三NMOS管的漏极Nd43，并作为扫描控制电路的输出端SEN ;第四十三NMOS管的栅极Ng43连接SE，漏极Nd43连接Pd43。
5.如权利要求1所述的抗单粒子翻转和单粒子瞬态可置位复位扫描结构D触发器，其特征在于所述置位缓冲电路有一个输入端和两个输出端，输入端为SN，输出端是SN01，SN02 ;置位缓冲电路由十个NMOS管和十个PMOS管组成，置位缓冲电路中所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS ;第四十六PMOS管的栅极Pg46连接SN，漏极Pd46连接第四十六NMOS管的漏极Nd46，源极Ps46连接电源VDD ;第四十七PMOS管的栅极Pg47连接第四十六PMOS管的漏极Pd46，漏极Pd47连接第四十七NMOS管的漏极Nd47，源极Ps47连接电源VDD ;第四十八PMOS管的栅极Pg48连接第四十七PMOS管的漏极Pd47，漏极Pd48连接第四十八NMOS管的漏极Nd48，源极Ps48连接电源VDD ;第四十九PMOS管的栅极Pg49连接第四十八PMOS管的漏极Pd48，漏极Pd49连接第四十九NMOS管的漏极Nd49，源极Ps49连接电源VDD ;第五十PMOS管的栅极Pg50连接SN，漏极Pd50连接第五十一 PMOS管的源极Ps51，源极Ps50连接VDD ;第五十一 PMOS管的栅极Pg51连接第四十九PMOS管的漏极Pd49，漏极Pd51连接第五十NMOS管的漏极Nd50 ;第五十二 PMOS管的栅极Pg52连接SN，漏极Pd52连接第五十三PMOS管的源极Ps53，源极Ps52连接VDD ;第五十三PMOS管的栅极Pg53连接第四十九PMOS管的漏极Pd49，漏极Pd53连接第五十二 NMOS管的漏极Nd52，源极Ps53连接第五十二 PMOS管的漏极Pd52 ;第五十四PMOS管的栅极Pg54连接第五^PMOS管的漏极Pd51，源极Ps54连接电源VDD，漏极Pd54连接第五十四NMOS管的漏极Nd54并作为置位缓冲电路的一个输出端SNOl ;第五十五PMOS管的栅极Pg55连接第五十三PMOS管的漏极Pd53，源极Ps55连接电源VDD，漏极Pd55连接第五十五NMOS管的漏极Nd55并作为置位缓冲电路的另一个输出端SN02 ;第四十六NMOS管的栅极Ng46连接SN，漏极Nd46连接第四十六PMOS管的漏极Pd46，源极Ns46连接VSS ;第四十七NMOS管的栅极Ng47连接第四十六NMOS管的漏极Nd46，漏极Nd47连接第四十七PMOS管的漏极Pd47，源极Ns47连接VSS ;第四十八NMOS管的栅极Ng48连接第四十七NMOS管的漏极Nd47，漏极Nd48连接第四十八PMOS管的漏极Pd48，源极Ns48连接VSS ;第四十九NMOS管的栅极Ng49连接第四十八NMOS管的漏极Nd48，漏极Nd49连接第四十九PMOS管的漏极Pd49，源极Ns49连接VSS ;第五十NMOS管的栅极Ng50连接第四十九NMOS管的漏极Nd49，源极Ns50连接第五^ NMOS管的漏极Nd51,漏极Nd51连接第五十四NMOS管栅极Ng54 ;第五i NMOS管的栅极Ng51连接SN，漏极Nd51连接第五十NMOS管的源极Nd50，源极Ns51连接VSS ;第五十二NMOS管的栅极Ng52连接第四十九NMOS管的漏极Nd49，源极Ns52连接第五十三NMOS管的漏极Nd53，漏极Nd52连接第五十五NMOS管栅极Ng55 ;第五十三NMOS管的栅极Ng53连接SN，漏极Nd53连接第五十二 NMOS管的源极Nd52，源极Ns53连接VSS ;第五十四NMOS管的栅极Ng54连接第五十NMOS管的漏极Nd50，源极Ns54连接地VSS，漏极Nd54连接第五十四PMOS管的漏极Pd54并连接输出端SNOl ;第五十五NMOS管的栅极Ng55连接第五十二 NMOS管漏极Nd52，漏极Nd55连接第五十五PMOS管的漏极Nd55并连接输出端SN02，源极Ns55连接VSS。
6.如权利要求1所述的抗单粒子翻转和单粒子瞬态可置位复位扫描结构D触发器，其特征在于所述复位缓冲电路有一个输入端和两个输出端，输入端为RN，输出端为RNl、RN2 ；复位电路由八个PMOS和八个NMOS组成；第五十六PMOS管的栅极Pg56连接RN，漏极Pd56连接第五十六NMOS管的漏极Nd56，源极Ps56连接VDD ;第五十七PMOS管的栅极Pg57连接第五十六PMOS管的漏极Pd56，漏极Pd57连接第五十七NMOS管的漏极Nd57，源极Ps57连接电源VDD ;第五十八PMOS管的栅极Pg58连接第五十七PMOS管的漏极Pd57，漏极Pd58连接第五十八NMOS管的漏极Nd58，源极Ps58连接电源VDD ;第五十九PMOS管的栅极Pg59连接第五十八PMOS管的漏极Pd58，漏极Pd59连接第五十九NMOS管的漏极Nd59，源极Ps59连接电源VDD ;第六十PMOS管 的栅极Pg60连接RN，漏极Pd60连接第六十一 PMOS管的源极Ps61，源极Ps60连接VDD ;第六十一 PMOS管的栅极Pg61连接第五十九PMOS管的漏极Pd59，漏极Pd61连接第六十NMOS管的漏极Nd60，并作为复位缓冲电路的输出端RNl，源极Ps61连接第六十PMOS管的漏极Pd60 ;第六十二 PMOS管的栅极Pg62连接RN，漏极Pd62连接第六十三PMOS管的源极Ps63，源极Ps62连接VDD ;第六十三PMOS管的栅极Pg63连接第五十九PMOS管的漏极Pd59，漏极Pd63连接第六十二 NMOS管的漏极Nd62，并作为复位缓冲电路的一个输出端RN2，源极Ps63连接Pd62 ;第五十六NMOS管的栅极Ng56连接RN，漏极Nd56连接第五十六PMOS管的漏极Pd56，源极Ns56连接VSS ;第五十七NMOS管的栅极Ng57连接第五十六NMOS管的漏极Nd56，漏极Nd57连接第五十七PMOS管的漏极Pd57，源极Ns57连接VSS ;第五十八NMOS管的栅极Ng58连接第五十七NMOS管的漏极Nd57，漏极Nd58连接第五十八PMOS管的漏极Pd58，源极Ns58连接VSS ;第五十九NMOS管的栅极Ng59连接第五十八NMOS管的漏极Nd58，漏极Nd59连接第五十九PMOS管的漏极Pd59，源极Ns59连接VSS ;第六十NMOS管的栅极Ng60连接第五十九NMOS管的漏极Nd59，源极Ns60连接第六十一 NMOS管的漏极Nd61，漏极Nd60连接第六十一 PMOS管的漏极Pd61并连接输出端RNl ;第六十一 NMOS管的栅极Ng61连接RN，漏极Nd61连接第六十NMOS管的源极Ns60，源极Ns61连接VSS ;第六十二 NMOS管的栅极Ng62连接第五十九NMOS管的漏极Nd59，源极Ns62连接第六十三NMOS管的漏极Nd63，漏极Nd62连接第六十三PMOS管的漏极Pd63，并连接输出端RN2 ;第六十三NMOS管的栅极Ng63连接RN，漏极Nd63连接第六十二 NMOS管的源极Ns62，源极Ns63连接VSS。
7.如权利要求1所述的抗单粒子翻转和单粒子瞬态可置位复位扫描结构D触发器，其特征在于所述主锁存器有十三输入端和两个输出端，输入端为D，Dl, SI，SE，SEN, SNOI,SN02, RNl, RN2, cl, c2, cnl, cn2 ;输出端为ml，mlr ;主锁存器由二十个PMOS管和二十个NMOS管组成，主锁存器中所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS ；第九PMOS管的栅极Pg9连接SI，漏极Pd9连接第十PMOS管的源极PslO，源极Ps9连接电源VDD ;第十PMOS管的栅极PglO连接SEN，漏极PdlO连接第十三PMOS管的源极Ps 13，源极PslO连接Pd9 ;第^^一 PMOS管的栅极Pgll连接SE，漏极Pdll连接第十二 PMOS管的源极Psl2，源极Psll连接电源VDD ;第十二 PMOS管的栅极Pgl2连接D，漏极Pdl2连接Psl3，源极Psl2连接Pdll ;第十三PMOS管的栅极Pgl3连接cl，漏极Pdl3连接第九NMOS管的漏极Nd9，源极Psl3连接PdlO ;第十四PMO`S管的栅极Pgl4连接SI，漏极Pdl4连接第十五PMOS管的源极Psl5，源极Psl4连接电源VDD ;第十五PMOS管的栅极Pgl5连接SEN，漏极Pdl5连接第十八PMOS管的源极Psl8，源极Psl5连接Pdl4 ;第十六PMOS管的栅极Pgl6连接SE，漏极Pdl6连接第十七PMOS管的源极Psl7，源极Psl6连接电源VDD ;第十七PMOS管的栅极Pgl7连接D1，漏极Pdl7连接第十八PMOS管的源极Psl8，源极Psl7连接Pdl6 ;第十八PMOS管的栅极Pgl8连接c2，漏极Pdl8连接第十四NMOS管的漏极Ndl4，源极Psl8连接Pdl5 ;第十九PMOS管的栅极Pgl9连接RNl，漏极Pdl9连接第二十PMOS管的漏极Pd20，源极Ps 19连接电源VDD ;第二十PMOS管的栅极Pg20连接第十三PMOS管的漏极Pdl3，漏极Pd20连接第十九NMOS管的漏极Ndl9，并作为主锁存器的一个输出端mlr，源极Ps20连接第十九PMOS管的漏极Pdl9 ;第二十一 PMOS管的栅极Pg21连接SNOl，漏极Pd21连接第二十NMOS管的漏极Pd20,并连接输出端mlr，源极Ps21连接电源VDD ;第二十二 PMOS管的栅极Pg22连接RN2，漏极Pd22连接第二十三PMOS管的源极Ps23，源极Ps22连接电源VDD ;第二十三PMOS管的栅极Pg23连接第十八PMOS管的漏极Pdl8，漏极Pd23连接第二十二 NMOS管的漏极Nd22，并作为主锁存器的一个输出端ml，源极Ps23连接第二十二 PMOS管的漏极Pd22 ;第二十四PMOS管的栅极Pg24连接SN02，漏极Pd24连接第二十三NMOS管的漏极Nd23，并连接输出端ml，源极Ps24连接电源VDD ;第二十五PMOS管的栅极Pg25连接Pd24，漏极Pd25连接第二十六PMOS管的源极Ps26，源极Ps25连接电源VDD ;第二十六PMOS管的栅极Pg26连接cnl，漏极Pd26连接第二十五NMOS管的漏极Nd25，源极Ps26连接Pd25 ;第二十七PMOS管的栅极Pg27连接第二十一 PMOS管的漏极Pd21，并连接输出端mlr，漏极Pd27连接第二十八PMOS管的源极Ps28和Pdl8，源极Ps27连接电源VDD ;第二十八PMOS管的栅极Pg28连接cn2，漏极Pd28连接第二十七NMOS管的漏极Nd27，源极Ps28连接Pd27 ;第九NMOS管的栅极Ng9连接cnl，漏极Nd9连接Pdl3，源极Ns9连接第十NMOS管的漏极NdlO ;第十NMOS管的栅极NglO连接SE，漏极NdlO连接Ns9，源极NslO连接第十一 NMOS管的漏极Ndll ;第十一 NMOS管的栅极Ngll连接SI，漏极Ndll连接NslO，源极Nsll接地VSS ;第十二 NMOS管的栅极Ngl2连接D，漏极Ndl2连接Ns9，源极Nsl2连接第十三NMOS管的漏极Ndl3 ;第十三NMOS管的栅极Ngl3连接SEN，漏极Ndl3连接Nsl2，源极Nsl3接地VSS ;第十四NMOS管的栅极Ngl4连接cn2，漏极Ndl4连接Pdl8，源极Nsl4连接第十五NMOS管的漏极Ndl5 ；第十五NMOS管的栅极Ngl5连接SE，漏极Ndl5连接Nsl4，源极Nsl5连接第十六NMOS管的漏极Ndl6 ;第十六NMOS管的栅极Ngl6连接SI，漏极Ndl6连接Nsl5，源极Nsl6接地VSS ；第十七NMOS管的栅极Ngl7连接D1，漏极Ndl7连接Nsl4，源极Nsl7连接第十八NMOS管的漏极Ndl8 ;第十八NMOS管的栅极Ngl8连接SEN，漏极Ndl8连接Nsl7，源极Nsl8接地VSS ；第十九NMOS管的栅极Ngl9连接Pdl8，漏极Ndl9连接Pd20，源极Nsl9接第二十NMOS管源极Ns20 ;第二十NMOS管的栅极Ng20连接RN2，漏极Nd20连接Pd21，源极Ns20接第二十一NMOS管的漏极Nd21 ;第二十一 NMOS管的栅极Ng21连接SN02，漏极Nd21连接Ns20，源极Ns21接VSS ;第二十二 NMOS管的栅极Ng22连接第十三PMOS管的漏极Pdl3，漏极Nd22连接Pd23，源极Ns22接Nd24 ;第二十三NMOS管的栅极Ng23连接RN1，漏极Nd23连接Pd24，并连接输出端ml，源极Ns23连接第二十四NMOS管的漏极Nd24 ;第二十四NMOS管的栅极Ng24连接SNOl，漏极Nd24连接Ns23，源极Ns24接地VSS ;第二十五NMOS管的栅极Ng25连接Cl，漏极Nd25连接Pd26，源极Ns25连接第二十六NMOS管的漏极Nd26 ;第二十六NMOS管的栅极Ng26连接Pd21，漏极Nd26连接Ns25，源极Ns26接地VSS ;第二十七NMOS管的栅极Ng27连接c2，漏极Nd27连接Pd28，源极Ns27接Nd28 ;第二十八NMOS管的栅极Ng28连接Pd24，漏极Nd28连接Ns27，源极Ns28接地VSS ;第九PMOS管、第十PMOS管、第十一 PMOS管以及第十NMOS管、第十一NMOS管、第十三NMOS管组成主锁存器中的扫描结构；第十九PMOS管和第二十NMOS管组成主锁存器中的复位结构；第二十一 PMOS管和第二十一 NMOS管组成主锁存器中的置位结构。
8.如权利要求1所述的抗单粒子翻转和单粒子瞬态可置位复位扫描结构D触发器，其特征在于所述从锁存器有十个输入端和两个输出端，输入端为SN01，SN02，RNl，RN2，cl，c2，cnl, cn2, ml, mlr ;输出端为si, sir ;从锁存器由十四个PMOS管和十四个NMOS管组成,从锁存器中所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS ;第二十九PMOS管的栅极Pg29连接mlr，漏极Pd29连接第三十PMOS管的源极Ps30，源极Ps29连接电源VDD ；第三十PMOS管的栅极Pg30连接 cnl，漏极Pd30连接第二十九NMOS管的漏极Nd29，源极Ps30连接Pd29 ;第三十一 PMOS管的栅极Pg31连接ml，漏极Pd31连接第三十二 PMOS管的源极Ps32，源极Ps31连接电源VDD ;第三十二 PMOS管的栅极Pg32连接cn2，漏极Pd32连接第三十一 NMOS管的漏极Nd31，源极Ps32连接Pd31 ;第三十三PMOS管的栅极Pg33连接RN1，漏极Pd33连接第三十四PMOS管的源极Ps34，源极Ps33连接电源VDD ;第三十四PMOS管的栅极Pg34连接Pd30，漏极Pd34连接第三十三NMOS管的漏极Nd33，并作为从锁存器的一个输出端Si，源极Ps34连接Pd33 ;第三十五PMOS管的栅极Pg35连接SN01，漏极Pd35连接第三十四NMOS管的漏极Nd34，并作为从锁存器的一个输出端Si，源极Ps35连接电源VDD ;第三十六PMOS管的栅极Pg36连接RN2，漏极Pd36连接第三十七PMOS管的源极Ps37，源极Ps36连接电源VDD ;第三十七PMOS管的栅极Pg37连接Pd32，漏极Pd37连接第三十六NMOS管的漏极Nd36并作为从锁存器的输出端sir，源极Ps37连接Pd36 ;第三十八PMOS管的栅极Pg38连接SN02，漏极Pd38连接第三十七NMOS管的漏极Nd37并连接输出端sir，源极Ps38连接VDD ;第三十九PMOS管的栅极Pg39连接Pd38，漏极Pd39连接第四十PMOS管的源极Ps40，源极Ps39连接电源VDD ;第四十PMOS管的栅极Pg40连接cnl，漏极Pd40连接第三十九NMOS管的漏极Nd39并连接Pd30，源极Ps40连接Pd39 ;第四十一 PMOS管的栅极Pg41连接Pd35，漏极Pd41连接Ps42，源极Ps41连接VDD ;第四十二 PMOS管的栅极Pg42连接cn2，漏极Pd42连接Nd41和Nd31，源极Ps42接Pd41 ;第二十九NMOS管的栅极Ng29连接Cl，漏极Nd29连接Pd30，源极Ns29连接第三十NMOS管的漏极Nd30 ;第三十NMOS管的栅极Ng30连接ml，漏极Nd30连接Ns29，源极Ns30接地VSS ;第三十一 NMOS管的栅极Ng31连接c2，漏极Nd31连接Pd32，源极Ns31接Nd32 ;第三十二 NMOS管的栅极Ng32连接mlr，漏极Nd32连接Ns31，源极Ns32接地VSS ;第三十三NMOS管的栅极Ng33连接Pd32，漏极Nd33连接Pd34，源极Ns33接Nd35 ;第三十四NMOS管的栅极Ng34连接RN2，漏极Nd34连接Pd35，源极Ns34接Nd35 ;第三十五NMOS管的栅极Ng35连接SN02，漏极Nd35连接Ns33，源极Ns35连接VSS ;第三十六NMOS管的栅极Ng36连接Pd30，漏极Nd36连接Pd37，源极Ns36接Nd38 ；第三十七NMOS管的栅极Ng37连接RNl，漏极Nd37连接Pd38，源极Ns37连接第三十八NMOS管的漏极Nd38 ;第三十八NMOS管的栅极Ng38连接SNOl，漏极Nd38连接Ns37，源极Ns38接地VSS ;第三十三PMOS管以及第三十四NMOS管组成从锁存器中的复位结构；第三十五PMOS管以及第三十五NMOS管组成从锁存器中的置位结构。
9.如权利要求1所述的抗单粒子翻转和单粒子瞬态可置位复位扫描结构D触发器，其特征在于所述输出缓冲电路有两个输入端和一个输出端，输入端连接Si和sir，输出端为Q ;输出缓冲电路由两个PMOS管和两个NMOS管组成；输出缓冲电路所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS ;第四十四PMOS管的栅极Pg44接输入端sir，漏极Pd44连接第四十四NMOS管的漏极Nd44，源极Ps44接电源VDD ;第四十五PMOS管的栅极Pg45接Pd44，漏极Pd45连接第四十五NMOS管的漏极Nd45，并作为输出缓冲电路的输出Q ；源极Ps45接电源VDD ;第四十四NMOS管的栅极Ng44接输入端sl，漏极Nd44连接Pd44，源极Ns44接地VSS ;第四 十五NMOS管的栅极Ng45接Nd44，漏极Nd45连接Pd45，源极Ns45接地 VSS。
【文档编号】H03K3/3562GK103825586SQ201310674586
【公开日】2014年5月28日 申请日期:2013年12月11日 优先权日:2013年12月11日
【发明者】郭阳, 许文涛, 梁斌, 刘宗林, 陈书明, 胡春媚, 池雅庆, 孙永节, 陈建军, 李振涛, 杨茂森 申请人:中国人民解放军国防科学技术大学