过电流保护电源装置制造方法

过电流保护电源装置制造方法
【专利摘要】提供一种能够廉价且可靠地保护从高电压的直流电源向负载供给电力的FET免受过电流伤害的技术。从高电压的直流电源(63)经由FET(60)向负载(66)供给电力。漏极-源极间电压检测电路(2)检测FET(60)的漏极-源极间电压(VDS)。第一过电流保护信号生成电路(7)基于FET(60)的漏极-源极间电压(VDS)的值来输出第一过电流保护信号。第二过电流保护信号生成电路(8)基于FET(60)的漏极-源极间电压(VDS)的值的增加梯度(增加率)来输出第二过电流保护信号。控制电路(16)在从第一过电流保护信号生成电路(7)输出了第一过电流保护信号的情况或从第二过电流保护信号生成电路(8)输出了第二过电流保护信号的情况下使FET(60)截止来进行过电流保护。
【专利说明】过电流保护电源装置

【技术领域】
[0001] 本发明涉及一种从直流电源经由场效应晶体管（Field Effect Transistor :FET) 向负载供给电力的电源装置，特别涉及一种具有保护电路结构要素、负载等以避免其因过 电流而损坏的过电流保护功能的过电流保护电源装置（overcurrent protection power supply apparatus)〇

【背景技术】
[0002] 以往，已知图5所示的过电流保护电源装置（日本专利第3706515号）。
[0003] 图5所示的过电流保护电源装置101由开关部102、控制电路105、过电流检测 电路108、多源极FET(multi-source FET)109、温度传感器112构成。多源极FET 109具 有N型金属氧化膜半导体场效应晶体管（Metal Oxide Semiconductor Field Effect Transistor :M0SFET) 111 及 110。温度传感器 112 检测 M0SFET 111 的温度。
[0004] 这种过电流保护电源装置101被用作从电压比较低的直流电源117(例如搭载于 车辆的12V或24V的直流电源）向负载116供给电力的电源装置。
[0005] 过电流保护电源装置101如下那样动作。
[0006] 当开关103被进行接通操作时，控制电路105使M0SFET 110及111导通，开始从 直流电源117向负载116供给电力。
[0007] 当流过M0SFET 111的电流ID变为过电流时，M0SFET 111的漏极-源极间电压VDS 增大，从而电流检测电压VB降低而变得小于基准电压VA(VA>V B)。由此，比较器107的输出 成为Η电平。即，从比较器107输出过电流检测信号。当从过电流检测电路108输出了过 电流检测信号时，控制电路105使M0SFET 111及110截止。
[0008] 另外，控制电路105当根据来自温度传感器112的温度检测信号检测出M0SFET 111的温度为规定温度以上时，使M0SFET 111及110截止。
[0009] 例如，在M0SFET 111或M0SFET 110的栅极的绝缘覆膜一部分被破坏的情况下，漏 电流流过栅极-源极间。当该漏电流增大时，电阻106的压降增大。由此，M0SFET 111及 110的栅极-源极间电压增大。然后，由于导通电阻的增大，M0SFET 111及110发热。在该 情况下，电流ID有时会稍微减小但不会增大。因此，不从过电流检测电路108输出过电流 检测信号。因而，M0SFET 111及110的发热状态持续而有可能损坏。
[0010] 温度传感器112是为了针对这种过热保护结构要素而设置的。
[0011] 专利文献1 :日本专利第3706515号


【发明内容】

[0012] 发明要解决的问是页
[0013] 在将以往的过电流保护电源装置用作从高电压的直流电源（例如电动汽车、混合 动力电动汽车中使用的500V的直流电源）向负载供给电力的电源装置的情况下，存在以下 问题。
[0014] 产生接地故障时的接地电阻为20?50πιπιΩ。另外，在以往的过电流保护电源装置 中，从产生接地故障起至M0SFET 111被截止为止所需的时间（保护动作时间）为约10 μ s。 因此，在直流电源的电压为12V的情况下（称为"12V系电源")，在保护动作时间（约10 μ s) 的期间，电流（接地电流）达到约100Α。另一方面，在直流电源的电压为500V的情况下（称 为"500V系电源"），在保护动作时间（约10 μ s)的期间，电流（接地电流）达到约1500Α。 艮Ρ，在500V系电源中，流过与12V系电源相比而言约15倍的过电流。
[0015] 另外，接地电流（I)流过的路径必然存在电感（L)，因此在该路径中蓄积[L ·Ι2/2] 的电磁能量。该电磁能量在被截止的MOSFET 111中转换为热而被消耗。如上所述，在500V 系电源中，流过与12V系电源相比而言约15倍的过电流，因此所蓄积的电磁能量为12V系 电源时的约225倍（15X 15 = 225)。S卩，在500V系电源中，MOSFET 111被12V系电源时的 225倍的电磁能量加热。
[0016] 这样，与直流电源的电压低的情况相比，在直流电源的电压高的情况下，大的过电 流流过M0SFET，而且FET被大的电磁能量加热，因此无法充分保护MOSFET。
[0017] 因此，在从高电压（例如，比12V、24V高的500V)的直流电源向负载供给电力的电 源装置中，作为功率开关元件，几乎不使用如MOSFET那样的半导体元件，依然使用机械式 开关元件。
[0018] 本发明以解决这种问题作为课题。
[0019] 用于解决问题的方案
[0020] 本发明的过电流保护电源装置具有从直流电源向负载供给电力的功率开关元件 以及控制电路。作为功率开关元件，使用FET (场效应晶体管），典型的是使用MOSFET (金属 氧化膜场效应晶体管）。而且，构成为基于FET的漏极-源极间电压以及漏极-源极间电压 的增加率来进行用于保护FET免受过电流伤害的过电流保护动作。
[0021] 第一发明具备FET、控制电路、漏极-源极间电压检测电路、漏极-源极间电压检测 开始电路、第一过电流保护信号生成电路以及第二过电流保护信号生成电路。
[0022] 漏极-源极间电压检测电路检测因漏极电流流过FET而在漏极-源极间产生的漏 极-源极间电压。此外，除了特别说明的情况以外，"漏极-源极间电压"这样的记载是指"漏 极-源极间电压的大小"。另外，"检测漏极-源极间电压"这样的记载是指检测漏极-源极 间电压的大小或与漏极-源极间电压的大小对应的值。另外，在"检测漏极-源极间电压" 的结构中，包括输出漏极-源极间电压（大小）的方式、输出漏极-源极间电压（大小）与 阈值的比较结果的方式。
[0023] 漏极-源极间电压检测开始电路在为了开始向负载供给电力而使FET导通时，在 FET变为漏极-源极间电压的大小根据漏极电流的大小的增大而增大的状态后，使漏极-源 极间电压电路对漏极-源极间电压的检测动作开始。此外，FET的漏极电流与源极电流大 致相等。因此，在本说明书中，将FET的漏极电流和源极电流统称为"漏极电流"。通过使用 漏极-源极间电压检测开始电路，能够防止因 FET导通时的浪涌电流而FET被误切断。
[0024] 第一过电流保护信号生成电路基于漏极-源极间电压来输出第一过电流保护信 号。典型地说，根据漏极-源极间电压增大来输出第一过电流保护信号。
[0025] 第二过电流保护信号生成电路基于漏极-源极间电压的增加率来输出第二过电 流保护信号。典型地说，根据漏极-源极间电压的增加率增大来输出第二过电流保护信号。
[0026] 控制电路进行以下的过电流保护动作：根据输出了第一过电流保护信号或第二过 电流保护信号，来使FET截止。
[0027] 在本发明中，利用第一过电流保护信号来进行基于FET的漏极-源极间电压的过 电流保护，利用第二过电流保护信号来基于漏极-源极间电压的增加率进行过电流保护， 因此能够可靠地保护FET等免受过电流伤害。由此，即使在从500V等高电压的直流电源向 负载供给电力的情况下，也能够将FET用作功率开关元件。
[0028] 第二发明具备FET、控制电路、漏极-源极间电压检测电路、漏极-源极间电压检测 开始电路、第一过电流保护信号生成电路。
[0029] 漏极-源极间电压检测电路构成为通过利用阈值进行的大小判定来检测漏极-源 极间电压。作为"通过利用阈值进行的大小判定来检测漏极-源极间电压"的结构，典型的 是使用如下的方式：输出漏极-源极间电压与阈值的比较结果，检测漏极-源极间电压的存 在范围。
[0030] 另外，漏极-源极间电压检测电路构成为阈值与FET的直流电源侧的电极的电位 连动。"FET的直流电源侧的电极"是指FET的主电极（漏极、源极）中的直流电源侧（与 直流电源的正极连接的一侧）的电极。"连动"这样的记载是指成正比或大致成正比。
[0031] 在FET与负载之间的位置处产生了接地故障的情况下，流过FET的电流（接地电 流）最初急剧增大，逐渐变得平缓，最终饱和。该饱和时的电流（达到电流值）越大，则电 流的增加率越大。
[0032] 在此，通过使阈值与FET的直流电源侧的电极的电位连动，能够确定在流过FET的 电流饱和时产生与阈值相等的漏极-源极间电压的、FET与接地间的电阻值。而且，将阈值 与FET的直流电源侧的电极的电位之间的连动关系设定成：在FET与接地间的电阻值为与 被判别为过电流的电流值范围对应的电阻值范围中的上限电阻值的情况下的电流饱和时， 漏极-源极间电压与上述阈值相等；在FET与接地间的电阻值为上限电阻值以下的电阻值 的情况下的电流饱和时，漏极-源极间电压大于上述阈值。
[0033] 由此，饱和时的达到电流值越大（增加率越大），则从第一过电流保护信号生成电 路输出第一过电流保护信号的时间点（进行过电流保护的时间点）越早。即，不需要第一 发明中使用的、基于漏极-源极间电压的增加率来输出第二过电流保护信号的第二过电流 保护信号生成电路。
[0034] 此外，当FET的沟道温度变化时，FET的导通电阻变化，在流过FET的电流饱和时 产生与阈值相等的漏极-源极间电压的接地间的电阻值变化。因此，优选构成为：即使FET 的沟道温度变化，所设定的上述阈值与FET的直流电源侧的电极的电位之间的连动关系也 不变化。例如，构成为：使用任意的FET的动作周围温度下的导通电阻来设定阈值与FET的 直流电源侧的电极的电位之间的连动关系，基于因 FET的动作周围温度的变化引起的导通 电阻的变化来进行校正。
[0035] 本发明的特征在于直接使用阈值来判别成为过电流的原因的FET与接地间的电 阻值，与第一发明同样地能够可靠地保护FET等免受过电流伤害。由此，即使在从500V等 高电压的直流电源向负载供给电力的情况下，也能够将FET用作功率开关元件。特别是，仅 利用第一过电流保护信号生成电路就能够进行基于漏极-源极间电压和漏极-源极间电压 的增加率的过电流保护，因此能够简化电路结构。
[0036] 在第一发明和第二发明的不同方式中，第一过电流保护信号生成电路具有当漏 极-源极间电压变得大于第一阈值时在计时器设定时间的期间内输出计时器信号的计时 器。然后，根据在计时器设定时间内漏极-源极间电压大于第二阈值（第二阈值〉第一阈 值）的状态持续了固定时间（大过电流）来输出第一过电流保护信号。另外，对输出计时 器信号的次数进行计数，根据计数数量达到设定次数（小过电流）来输出第一过电流保护 信号。此外，"变得大于"这样的记载也可以包括"相等"的情况。
[0037] 在本方式中，能够可靠地进行大过电流流动的情况和小过电流流动的情况下的过 电流保护。
[0038] 在第一发明的其它不同方式中，第二过电流保护信号生成电路测量从漏极-源极 间电压变得大于第一阈值起至漏极-源极间电压变得大于第三阈值（第三阈值〉第一阈 值）为止的时间，基于所测量出的时间来设定比该测量时间长的基准时间。然后，根据在从 漏极-源极间电压变得大于第一阈值起的基准时间内漏极-源极间电压变得大于第四阈值 (第四阈值〉第三阈值），来输出第二过电流保护信号。此外，"变得大于"这样的记载也可 以包括"相等"的情况。
[0039] 在本方式中，能够在防止因 FET导通时的浪涌电流而FET被截止的同时，可靠地防 止大过电流流动。
[0040] 在将本方式的第二过电流保护信号生成电路与前述的方式的第一过电流保护信 号生成电路一起使用的情况下，优选将第四阈值设定为第二阈值以下。
[0041] 在第一发明和第二发明的其它不同方式中，漏极-源极间电压检测电路具有第一 源极跟随电路、第二源极跟随电路、阈值设定电路以及比较电路，该第一源极跟随电路具有 第一 P型M0SFET，该第二源极跟随电路具有第二P型M0SFET。
[0042] 第一源极跟随电路的第一 P型M0SFET的源极经由第一电阻而与FET的负载侧的 电极连接，该第一 P型M0SFET的栅极被施加共同栅极电位。"FET的负载侧的电极"是指FET 的主电极（漏极、源极）中的与负载连接的一侧（与直流电源的负极连接的一侧）的电极。
[0043] 第二源极跟随电路的第二P型M0SFET的源极经由具有与第一电阻的电阻值相等 的电阻值的第二电阻而与FET的直流电源侧的电极连接，该第二源极跟随电路的栅极被施 加上述共同栅极电位。构成为：第二P型M0SFET的漏极电流为与从FET的漏极-源极间电 压减去在该时间点使用的阈值而得到的值对应的值的电流。
[0044] 阈值设定电路构成为：能够通过从第二P型M0SFET的源极引出与FET的直流电源 侧的电位连动的电流，来变更第二P型M0SFET的漏极电流。
[0045] 比较电路检测第二P型M0SFET的漏极电流变得大于第一 P型M0SFET的漏极电流 的情况。
[0046] 在本方式中，能够考虑漏极-源极间电压的增加率来检测漏极-源极间电压。本 方式的漏极-源极间电压检测电路通过使用在第二发明中，具有适当的效果。
[0047] 在第一发明和第二发明的其它不同方式中，作为FET使用N型M0SFET。而且，漏 极-源极间电压检测开始电路根据N型M0SFET的栅极电位变得大于漏极电位来使漏极-源 极间电压检测电路的检测动作开始。
[0048] 或者，第一发明和第二发明的其它不同方式中，作为FET使用P型M0SFET。而且，漏 极-源极间电压检测开始电路根据P型M0SFET的栅极电位变得小于漏极电位来使漏极-源 极间电压检测电路的检测动作开始。
[0049] 在本方式中，能够将M0SFET用作功率开关元件来构成过电流保护电源装置。
[0050] 在第一发明和第二发明的其它不同方式中，还具备恒压电路，该恒压电路将对漏 极-源极间电压检测电路和漏极-源极间电压检测开始电路施加的电压保持为比直流电源 的电压低的恒压。
[0051] 在本方式中，即使在从高电压的直流电源向负载供给电力的情况下，也能够使用 低电压用的FET。由此，能够抑制在使电路1C化时芯片面积增大。
[0052] 发明的效果
[0053] 通过使用本发明的过电流保护电源装置，能够使用FET来从高电压的直流电源向 负载供给电力。

【专利附图】

【附图说明】
[0054] 图1是表示本发明的过电流保护电源装置的第一实施方式的图。
[0055] 图2是表示本发明的过电流保护电源装置的第二实施方式的图。
[0056] 图3是表示本发明的过电流保护电源装置的第三实施方式的图。
[0057] 图4是表示本发明的过电流保护电源装置的第四实施方式的图。
[0058] 图5是表示以往的过电流保护电源装置的图。
[0059] 图6是表示VDS波形曲线的图。
[0060] 图7是表示VDS阈值达到时间比曲线的图。
[0061] 图8是表示本发明的过电流保护电源装置的第五实施方式的图。
[0062] 图9是表示浪涌电流、过电流与阈值之间的关系的图。

【具体实施方式】
[0063] 首先，说明本发明的过电流保护电源装置的基本概念。
[0064] 本发明的过电流保护电源装置根据由被用作功率开关元件的FET的漏极电流（ID) 和FET的电阻值（R QN)决定的FET的漏极-源极间电压VDS(VDS = IDXRQN)来检测流过FET 的电流，在检测出的漏极-源极间电压VDS变得大于阈值时，使FET截止来进行过电流保护。
[0065] 另一方面，在产生了接地故障（完全短路，dead-short)时，电流（接地电流）达 到极大的电流值（达到电流值）。因此，若在FET的漏极-源极间电压V DS变得大于阈值后 开始保护动作，则有可能无法充分地进行过电流保护。
[0066] 在此，已知在产生了接地故障时存在以下的现象：在电流（接地电流）变大之前， FET的漏极-源极间电压VDS的增加率（增加梯度）变大。即，能够检测出FET的漏极-源 极间电压VDS的增加率变大来进行保护动作，由此迅速地进行过电流保护。
[0067] 因而，本发明的过电流保护电源装置在被用作功率开关元件的FET的漏极-源极 间电压VDS的增加率（增加梯度）变得大于阈值时，也使FET截止来进行过电流保护。
[0068] 下面，基于附图来详细说明本发明的实施方式。
[0069] 此外，下面说明的第一实施方式?第四实施方式属于本发明的第一类型的过电流 保护电源装置，第五实施方式属于本发明的第二类型的过电流保护电源装置。
[0070] 第一类型的过电流保护电源装置基于漏极-源极间电压VDS来检测漏极-源极间 电压VDS变大、或者基于漏极-源极间电压vDS的增加率来检测漏极-源极间电压VDS的增加 率变大，据此进行过电流保护。
[0071] 另外，第二类型的过电流保护电源装置仅基于漏极-源极间电压VDS来检测漏 极-源极间电压V DS变大或漏极-源极间电压VDS的增加率变大，据此进行过电流保护。
[0072] 另外，只要没有特别说明，则设"电压"、"电流"这样的记载分别是指"电压的大小 (值）"、"电流的大小（值）"来使用这些记载。
[0073] [第一实施方式]
[0074] 图1是表示本发明的过电流保护电源装置的第一实施方式的图。第一实施方式的 过电流保护电源装置1由漏极-源极间电压检测电路2、漏极-源极间电压检测开始电路 4、电力供给电路6、第一过电流保护信号生成电路7、第二过电流保护信号生成电路8、开关 部10、电荷泵电路13、驱动电路14、控制电路16、0R(或）电路17等构成。
[0075] (1)关于电力供给电路6
[0076] 电力供给电路6是向负载66供给电力的电路，具有直流电源63、作为功率开关元 件的N型M0SFET 60(以下称为"FET 60"）。电阻61、电感62、64、65是布线的电阻、电感。
[0077] 此外，将FET 60与负载66进行连接的布线的中途的点P用于例示产生了接地故 障（完全短路）的位置。当产生了接地故障时，电流（接地电流）从直流电源63经由FET 60、接地电阻67流向地。由于接地电阻67的电阻值小，因此接地电流为大电流。
[0078] 开关部10具有在电压Vcc与接地（地，earth)间串联连接的开关11和电阻12。
[0079] 驱动电路14具有漏极彼此相连接的P型M0SFET 141 (以下称为"FET 141"）和N 型M0SFET 142(以下称为"FET 142")。FET 141的源极被施加来自电荷泵电路13的电压。 FET 141的漏极经由具有电阻15的布线而与电力供给电路6的FET 60的栅极连接。将与 FET 60的栅极连接的布线称为"Ve线"。另外，FET 142的源极与FET 60的源极连接。将 与FET 60的源极连接的布线称为"V2线"。
[0080] 当开关11被进行接通操作时，开关11与电阻12的连接点的电压（Vrc)作为用于 指示开始向负载66供给电力（电源的接通）的信号被输入到控制电路16。当开关11被进 行接通操作时，控制电路16使驱动电路14的FET 141导通并使FET 142截止，将来自电荷 泵电路13的电压经由电阻15供给到FET 60的栅极-源极间。由此，FET 60导通，开始从 直流电源63向负载66供给电力。
[0081] (2)关于漏极-源极间电压检测开始电路4
[0082] 若将FET 60的导通电阻（导通电阻值）设为Rw、将漏极-源极间电压设为VDS，则 在FET 60在欧姆区（ohmic region)进行动作时，（1)式成立。
[0083] idxr〇n = VDS (1)式
[0084] 由于在Rw固定的动作区中ID与VDS成正比，因此能够通过检测V DS来检测ID，另 夕卜,能够通过检测VDS的增加率来检测I D的增加率。
[0085] 在FET 60以导通状态稳定时，RQN固定。因而，在该状态下，能够通过根据VDS的增 加率检测I D的增加率来检测出产生了接地故障。
[0086] 然而，在开关11被进行接通操作而FET 60从截止状态转变为导通状态的过渡期 间（约lys)内，FET 60在夹断区（pinch-off region)进行动作。因此，在该动作区中， 上述（1)式不成立。即，无法基于VDS的增加率的检测结果来正确地检测I D的增加率。若 构成为在该动作区中基于VDS的增加率的检测结果来使FET 60截止，则有可能在正常时进 行误动作。
[0087] 此外，在FET 60从截止状态转变为导通状态时，FET 60的漏极-源极间电压VDS 最初急速减小，之后转为增加。
[0088] 另一方面，若为了防止这种误动作而过于延迟使FET 60导通时的VDS检测的开始 时期，则当在FET 60导通之前已产生了接地故障时无法充分地进行过电流保护。例如，在 使用500V的直流电源63的状态下产生了接地故障的情况下，电流（接地电流）的增加率 达到 150Α/μ s。
[0089] 因而，为了可靠地进行过电流保护，需要考虑上述（1)式不成立的过渡期间来尽 早地开始V DS的检测。
[0090] 在此，如下那样定义VpVpVy
[0091] Vr"FET 60的主电极中的与直流电源63(直流电源63的正极）连接的主电极（在 图1中为漏极）的电压（以下称为"漏极电压
[0092] Vc…FET 60的栅极电压（以下称为"栅极电压Vc"）
[0093] Vf FET 60的主电极中的与负载66 (经由负载66而与直流电源63的负极）连接 的主电极（在图1中为源极）的电压（以下称为"源极电压％"）
[0094] 此外，[VDS = V!，]。
[0095] 另外，在本实施方式中，电荷泵电路13的电压被设定为[VJ15V]。
[0096] 在FET 60为截止的状态下，= V2)。然后，当开关11被进行接通操作时， 来自电荷泵电路13的电压被施加到FET 60的栅极，Ve上升。即，在电源接通时，FET 60的 栅极电压\从比漏极电压％低的值起逐渐上升，超过漏极电压％，最终变为[VJ15V]。
[0097] 在FET 60的栅极电压Ve变得大于漏极电压Vi的定时（变为[VPVJ的定时），FET 60的导通电阻Rw、漏极电流ID、漏极-源极间电压VDS处于如下的状态。
[0098] (Rw 的状态）
[0099] 在刚变为[VPVJ后的定时，FET 60的栅极-源极间电压（Ve-V2)稍微超过FET 60 的阈值电压（3V?4V)。然而，在该时间点，导通电阻、（电阻值）处于正在向饱和值减小 的过程，尚未变为稳定的值。为了使导通电阻R?达到饱和值，（V e-V2)需要变为10V以上。 导通电阻RQN的减小率为约-36% / μ s。
[0100] 此外，由于导通电阻R〇N未变为稳定的值，因此FET 60的漏极-源极间电压VDS不 与漏极电流ID成正比。
[0101] (ID 的状态）
[0102] 在刚变为[vpvj后的定时，FET 60的漏极电流ID处于增加过程，尚未达到最终达 至|J值。增加率为约+166% /μ s。ID的增加率在刚变为[vpvj后最大。
[0103] (VDS 的状态）
[0104] 以[VDS = 'X ID]来表示栅极-源极间电压vDS。如前所述，在刚变为[vpvj后 的定时，R w处于减小过程，ID处于以比R?的减小率大的增加率增加的增加过程。在该情况 下，R?的减小率被I D的增加率消除，因此作为它们的积的VDS处于增加过程。
[0105] 如上，在变为[VPVJ的定时以后，漏极-源极间电压VDS可靠地呈现增加状态。
[0106] 因此，在本实施方式中构成为：设置漏极-源极间电压检测开始电路4,在使FET 60导通时，在FET 60的栅极电压Ve变得大于漏极电压Vi ([VPVJ)的定时开始漏极-源极 间电压VDS的检测。然后，在VDS的增加率变得大于阈值时进行过电流保护动作。此外，该阈 值被设定成比过电流（应该切断的电流）流动时的V DS的增加率小、且比正常电流流动时的 VDS的增加率大。
[0107] 由此，在FET 60从截止状态转变为导通状态的过渡期间，能够缩短直到过电流的 检测开始（VDS的检测开始）为止的时间，从而能够可靠地进行过电流保护。
[0108] 说明漏极-源极间电压检测开始电路4的电路结构。
[0109] P型M0SFET 40 (以下称为"FET 40"）的漏极与漏极-源极间电压检测电路2的 d点连接，FET 40的源极经由布线而与FET 60的主电极中的与直流电源63的正极连接的 电极（漏极）连接。将与FET 40的源极连接的布线称为"％线"。FET 40的栅极经由电阻 41与齐纳二极管42的并联电路而与FET 40的源极连接，并且FET 40的栅极经由电阻43 和N型M0SFET 44(以下称为"FET 44"）的漏极、源极而被接地。齐纳二极管42的阳极与 FET 40的栅极连接。
[0110] 二极管45的阳极与Ve线连接，二极管45的阴极与P型M0SFET 48(以下称为"FET 48"）的栅极连接，并且二极管45的阴极经由电阻49而被接地。二极管46的阳极与％线 连接，二极管46的阴极与FET 48的源极连接。在二极管45及46的阴极间连接有电阻47。
[0111] FET 48的漏极经由电阻50以及电阻51与齐纳二极管52的并联电路而被接地，并 且FET 48的漏极经由电阻50而与比较器53的反转输入端子连接。比较器53的非反转输 入端子上连接有直流电源54。比较器53的输出端子与FET 44的栅极连接，并且比较器53 的输出端子与第一过电流保护信号生成电路7及第二过电流保护信号生成电路8连接。
[0112] 接着，说明漏极-源极间电压检测开始电路4的动作。
[0113] (V^V!的状态）
[0114] 此时，二极管45截止，电流从二极管46流向电阻47和电阻49。由此，FET 48变 为导通，在齐纳二极管52的两端产生的齐纳电压被输入到比较器53的反转输入端子。直 流电源54的电压被设定成小于该齐纳电压，因此比较器53的输出变为L电平（以下仅称 为"L"）。由于比较器53的输出为L，因此FET 44及40截止。
[0115] (VAV!的状态）
[0116] 此时，二极管45变为导通，从Ve线对FET 48的栅极施加电压（Ve)，因此FET 48变 为截止。当FET 48变为截止时，齐纳二极管52的两端电压变为零，比较器53的输出变为 Η电平（以下仅称为"H"）。
[0117] 当比较器53的输出变为Η时，FET 44及40变为导通。通过FET 40的导通，Vi线 的电压（L)被施加到漏极-源极间电压检测电路2的d点。由此，漏极-源极间电压检测 开始电路4开始动作。
[0118] (3)关于漏极-源极间电压检测电路2
[0119] 漏极-源极间电压检测电路2检测FET 60的漏极-源极间电压VDS是否为阈值以 上。即，输出VDS与阈值的比较结果。
[0120] 说明漏极-源极间电压检测电路2的电路结构。
[0121] Vi线经由电阻23、P型M0SFET 26(以下称为"FET 26"）的源极、漏极以及电阻29 而被接地。电阻23与FET 26的连接点c经由检测电压下拉电路120而被接地。
[0122] 检测电压下拉电路（detecting voltage reducing circuit) 120是对恒电流 15的 恒流源21(恒流电路）与N型MOSFET 22(以下称为"FET 22"）的串联电路并联连接恒电 流14的恒流源20(恒流电路）而构成的。FET 22的栅极与第一过电流保护信号生成电路 7连接。
[0123] 因流过FET 26的电流13而在电阻29的两端产生电压VY。电压VY根据FET 60的 漏极-源极间电压VDS而变化。漏极-源极间电压VDS根据漏极电流I D而变化，因此电压VY 根据漏极电流ID而变化。该电压VY被用作与漏极-源极间电压VDS对应的检测电压。
[0124] 在本实施方式中，FET 60的漏极与本发明的"FET的直流电源侧的电极"对应。 另外，检测电压VY与本发明的"与漏极-源极间电压对应的检测信号（检测电压）"对应。 另外，由电阻23、FET 26、电阻29形成了 "第二源极跟随电路（second source follower circuit)"。由该第二源极跟随电路和检测电压下拉电路120形成了本发明的"产生与漏 极-源极间电压对应的检测信号的检测信号产生电路"。
[0125] V2线经由电阻24、P型MOSFET 27 (以下称为"FET 27"）的源极、漏极、恒电流L 的恒流源30而被接地。FET 27的栅极与FET 27的漏极连接。
[0126] 另外，V2线经由电阻25、P型MOSFET 28 (以下称为"FET 28"）的源极、漏极、电阻 31、电阻32而被接地。因流过FET 28的电流12而在电阻31与32的串联电路的两端产生 的电压Vx、在电阻32的两端产生的电压V X1被用作与电压VY进行比较的基准电压。
[0127] 在本实施方式中，FET 60的源极与本发明的"FET的负载侧的电极"对应。基准电 压VX、VX1与本发明的"基准信号（基准电压）"对应。另外，由电阻25、FET 28、电阻31、32 形成了"第一源极跟随电路"。该第一源极跟随电路与本发明的"产生基准信号的基准信号 产生电路"对应。
[0128] FET 26、27、28使用了相同特性的P型M0SFET，各自的栅极与共同的连接点E连 接。
[0129] 电阻29的电阻值R29、电阻31的电阻值R31、电阻32的电阻值R32被设定成满足[R 29 一尺31+尺32]。
[0130] 另外，电阻23的电阻值R23、电阻24的电阻值R24、电阻25的电阻值R 25被设定为相 同的值（r23 = r24 = r25)。
[0131] 在未从连接点c向恒流源20、21侧引出电流（I4 = 0、I5 = 0)的状态下，若[VY = Vx]，则由于[R29 = R31+R32]而[I2 = 13]。另外，FET 26、28为相同的特性而栅极电位乂￡相 等，[R23 = R25]，因此[Vi = V2]。即，FET 60的漏极-源极间电压VDS为零（VDS = 0)。
[0132] 在从连接点c向恒流源20、21侧引出了电流（14尹0、15尹0)的状态下，若[V Y = Vx],贝IHVA%]。即，VDS不为零，为正的值。
[0133] 当利用检测电压下拉电路120使引出的电流增大时，电流13减小，检测电压V Y& 变小。即，通过使引出电流增大来对检测电&vY进行下拉。反言之，基准电压v x、vxl相对 地被上拉。
[0134] 比较器33用于将检测电压VY与基准电压（基准信号）Vx进行比较，该比较器33 的反转输入端子被输入v x，非反转输入端子被输入VY。比较器33的输出端子与第一过电流 保护信号生成电路7 (AND (与）电路74)连接。比较器33的输出在[VY〈VX]的情况下为L， 在[V Y>VX]的情况下为H。
[0135] 比较器34用于将检测电压VY与基准电压（基准信号）VX1进行比较，该比较器34 的反转输入端子被输入V Y，非反转输入端子被输入VX1。比较器34的输出端子与第二过电 流保护信号生成电路8 (AND电路84)连接。在[VY〈VX1]的情况下比较器34的输出为H，在 [V Y>VX1]的情况下比较器34的输出为L。
[0136] 说明漏极-源极间电压检测电路2的动作。
[0137] ([VG〈VJ 时：FET 40 截止）
[0138] 通过FET 60导通，源极电压V2上升，电流12流过与V2线连接的第一源极跟随电 路。由此，基准电压V X、VX1变为正的值。
[0139] 另一方面，由于FET 40截止，因此不对第二源极跟随电路施加漏极电压Vi，电流13 为零。由此，检测电压VY为零。
[0140] 因而，[VX>VY]，比较器33的输出为L。
[0141] (变为[VG>VJ 时：FET 40 导通）
[0142] 当栅极电压Ve增大而变为[VPVJ时，比较器53的输出变为H，FET 44及40导通。 由此，从 ' 线对第二源极跟随电路施加漏极电压％，电流13流动。通过事先适当地设定电 流14，在V DS小的期间VY也小，[VX>VY]。由此，在V DS小的期间，比较器33的输出为L。当比 较器33的输出为L时，如后所述，FET22截止。
[0143] (漏极电流ID在正常范围内稳定地流动时：FET 22截止）
[0144] 在FET 60的漏极电流ID在正常范围内稳定地流动时，比较器33的输出为L。在 比较器33的输出为L的期间，FET 22截止。
[0145] (在FET 22截止的状态下比较器33的输出变为Η时）
[0146] 当在FET 22截止的状态下VY(VDS)增大而变为[VY>VX]时，比较器33的输出变为 H。能够如下那样求出比较器33的输出变为Η时的V DS的值VDSA。此外，Va、Vb、V。分别为图 1的a点、b点、c点的电压。
[0147] 以⑵式来表示12。
[0148] I2 = (V2-Vb)/R25 (2)式
[0149] 由于[R23(I3+I4) = VrVc]和 R = V2+VDS]，因此以（3)式来表示 13。
[0150] l3 = (V2+Vds-R23 · l4-Vc)/R23 ⑶式
[0151] 以⑷式来表不Vx。
[0152] Vx = (r31+r32) · I2 = (r31+r32) (v2-vb)/r25
[0153] ⑷式
[0154] 以（5)式来表不VY。
[0155] VY = R29 · I3 = R29 (V2+Vds-R23 · I4-Vc)/R23
[0156] (5)式
[0157] 变成[VY = Vx]时的VDS是比较器33的输出从L变化为H时的VDS的值V DSA，因此 能够利用根据表示^的（4)式和表示Vγ的（5)式而得到的（6)式来表示V DSA。
[0158] VDSA = R23 · 14 (6)式
[0159] 此外，根据（4)式可知，Vx是不随VDS变化的电压。
[0160] 根据（5)式可知，VY是与VDS相应地变化的电压。即，在V DS小时VY也小，[VY〈VX]。 而且，随着V DS增大而VY也增大，在变为[VY = vx]之后，变为[VY>VX]。当变为[VY>V X]时， 比较器33的输出变为Η。
[0161] 根据（6)式可知，能够通过调整恒流源20的电流14来任意地设定在FET 22截止 的状态下比较器33的输出变为Η时的VDS的值VDSA。由于能够正确地将恒流源20的电流1 4 设定为固定，因此能够正确地将VDSA设定为固定。
[0162] 当比较器33的输出变为Η时，FET 22变为导通，详情在后面叙述。
[0163] (FET22 导通时）
[0164] 当FET 22变为导通时，电流15流动，因此从点c分流的电流变为（14+15)。当将在 FET 22为导通的状态下比较器33的输出变为Η时的VDS的值设为VDSB时，能够利用将（6) 式的1 4替换为（14+15)的（7)式来表示VDSB。
[0165] VDSB = R23X (I4+I5) (7)式
[0166] 由于能够正确地将（I4+I5)设定为固定，因此能够正确地将V DSB设定为固定。
[0167] 另外，当将在FET 22为导通的状态下比较器34的输出变为L的VDS的值设为VDSC 时，能够如下那样求出VDS。。
[0168] 以⑶式来表不VX1。
[0169] VX1 = R32XI2 = R32(V2-Vb)/R25 (8)式
[0170] 以（9)式来表示VY。
[0171] VY = R29 · I3
[0172] = R29 (V2+Vdsc-R23 (I4+I5) -Vc) /R23
[0173] (9)式
[0174] 变成[VX1 = VY]时的VDS是比较器33的输出从H变化为L时的VDS的值V DSC，因此 能够利用根据表示VX1的（8)式和表示Vγ的（9)式而得到的（10)式来表示V DS。。
[0175] VDSC = {(R32-R29) (V2-Vb)/R29}
[0176] +R23(I4+I5) + (Vc-Vb) (10)式
[0177] 当将FET 26、28的阈值电压设为Vth、将导通电阻设为RQN1时，以（11)式来表示 (V c-Vb)。
[0178] (vc-vb)=
[01 79] R〇Nl {VdSC_R23 (14+工5) } / (R〇Nl+R25)
[0180] (11)式
[0181] 若将（11)式代入（10)式，则能够得到（12)式。
[0182] vDSC = {(R32-R29)/R29} {1+(R0N1/R25)} (v2-vb
[0183] )
[0184] +R23(I4+I5) (12)式
[0185] 如前所述，构成为满足[R31+R32 = R29]，因此[R32〈R29]。因此，（12)式的第一项为 负。（12)式的第二项与（7)式相同，因此为V DSB。S卩，能够通过调整（R32_R29)来任意地设定 Vdsc。
[0186] VDSC比VDSB小第一项的量，因此[VDSC〈VDSB]。但是，根据电路结构也能够直观地获知 [v DSC〈vDSB]。即，根据电路结构，能够直接了解[VX1〈VX]。而且，V Y超过VX1时的VDS为VDSC，VY 超过vx时的VDS为VDSB，因此能够直接了解[VDSC〈V DSB]。
[0187] 此外，（12)式包含不能说准确地变为固定的RW1，因此无法准确地将V DS。设定为固 定。
[0188] 若对VDSA、VDSB、VDSC进行总结则如下。
[0189] 大小为[VDSA〈VDSC〈VDSB]的关系。
[0190] VDSA…在FET 22截止的状态下比较器33的输出变为Η的VDS的值。
[0191] VDSB…在FET 22导通的状态下比较器33的输出变为Η的VDS的值。
[0192] VDSC…在FET 22导通的状态下比较器34的输出变为L的VDS的值。
[0193] 此外，VDSA、VDSB、VDSC与本发明的"阈值"对应。
[0194] (4)关于第一过电流保护信号生成电路7
[0195] 第一过电流保护信号生成电路7用于在FET 60的漏极-源极间电压VDS变得大于 阈值时（检测电压变得大于基准电压时）生成过电流保护信号（第一过电流保护信号）。
[0196] 比较器53的输出和比较器33的输出被输入到AND电路74。AND电路74的输出 被输入到计时器73和AND电路72,并且被输入到第二过电流保护信号生成电路8的D触发 器80。
[0197] 计时器73的输出被输入到AND电路72和计数器部70,并且被输入到漏极-源极 间电压检测电路2的FET 22的栅极和第二过电流保护信号生成电路8的AND电路86。
[0198] 计数器部70的Q输出被输入到0R电路17。AND电路72的输出经数字滤波器71 被输入到0R电路17。
[0199] 第一过电流保护信号生成电路7如下那样动作。
[0200] (ID 正常时）
[0201] 当FET 60导通、变为[VPVJ时，比较器53的输出变为H，FET 44及40变为导通。 当FET 40变为导通时，d点处出现漏极电压Vp 13流动而产生VY。
[0202] 在正常的电流流动时，FET 60的VDS小，另外，VY小于VX[VX>V Y]。由此，比较器33 的输出为L。因而，AND电路74的输出和计时器73的输出为L，FET 22仍处于截止。将该 状态称为"I模式"。
[0203] (过电流流动时）
[0204] 当ID(VDS)增大而变为[VX〈V Y]时，比较器33的输出变为H。由此，AND电路74的 两个输入（比较器33、53的输出）变为H，AND电路74的输出变为H。
[0205] 当AND电路74的输出变为Η时，在计时器设定时间Ts的期间内计时器74的输出 变为H。此外，在计时器设定时间T s内AND电路74的输出变为不是Η的情况下，计时器73 的输出恢复为L。
[0206] 当计时器73的输出变为Η时，FET 22导通，15开始流动。将该状态称为"Τ模式"。
[0207] 当15开始流动时，从连接点c的引出电流增大，与此相应地13减小，检测电压V Y被 下拉（降低）。换言之，基准电压Vx被上拉（增大）。由此，变为[VX>V Y]，比较器33的输出 恢复为L。
[0208] (小过电流的情况）
[0209] 当过电流流动而变为T模式时，13减小而VY被下拉，变为[V Y〈VX]。之后，在不会 使VY增大到[VY>V X]的过电流、S卩小过电流流动的情况下，在变为T模式（VY降低）之后， [VX>V Y]的状态被维持计时器设定时间1。之后，计时器73的输出恢复为"L"，FET 22截止。 当FET 22截止时，15变为零，检测电压VY的下拉（基准电压Vx的上拉）停止。即，变为"I 模式"。
[0210] 当在"I模式"的状态下变为[VX〈VY]时，再次变为"T模式"。在小过电流持续流动 的期间，重复"I模式"与"T模式"之间的切换。
[0211] 在小过电流流动的期间短（例如，仅重复一次或两次）的情况下，不需要进行过电 流保护动作，但是在重复多的情况下需要进行过电流保护动作。为此，设置了计数器部70。
[0212] 计数器部70每当计时器73的输出变为Η(变为T模式）时使计数值递增。
[0213] 当计数器部70的计数值（计数数量）达到设定值（设定次数）Ν时，计数器部70 的输出端子Q变为Η。计数器部70的输出端子Q的输出Η经由0R电路17被输入到控制 电路16。控制电路16当0R电路17的输出变为Η时，使FET 60截止来进行过电流保护动 作。此外，计数器部70在固定时间内的计数值（计数数量）达到设定值（设定次数）Ν时 使输出端子Q为Η。
[0214] 计数器部70的输出端子Q的输出Η与本发明的"第一过电流保护信号"对应。
[0215] 此外，在以计时器设定时间Ts为间隔连续Ν次产生小过电流的检测的情况下，在 经过期间[T SXN]后FET 60变为截止。期望的是使该期间[TSXN]为1秒以下。
[0216] 当像这样检测小过电流的次数达到设定次数时，使FET 60截止来进行过电流保 护动作。
[0217] (大过电流的情况）
[0218] 在大过电流流动的情况下，在变为T模式后VDS也继续增大，因此被下拉的检测电 压V YS即增大。然后，在经过计时器设定时间Ts之前VDS (被下拉的VDS)上升到VDSB，变为 [νχ〈ν γ]，从而比较器33的输出变为H。由此，AND电路74的输出变为H。在AND电路74的 输出变为Η时，由于处于计时器设定时间T s内而计时器73的输出维持为H，因此AND电路 72的输出变为H。
[0219] AND电路72的输出Η被输入到数字滤波器71。当AND电路72的输出Η维持规定 时间时，数字滤波器71的输出变为Η。数字滤波器71的输出Η经由0R电路17被输入到控 制电路16。控制电路16当0R电路17的输出变为Η时使FET 60截止来进行过电流保护动 作。
[0220] 此外，数字滤波器71用于防止因噪声等而AND电路72的输出仅在短时间内变为 Η时FET 60被截止、即防止因噪声引起的FET 60的误切断。
[0221] (5)关于第二过电流保护信号生成电路8
[0222] 第二过电流保护信号生成电路8用于在FET 60的漏极-源极间电压VDS的增加率 变得大于阈值时生成过电流保护信号（第二过电流保护信号）。
[0223] 漏极-源极间电压检测开始电路4的比较器53的输出和第一过电流保护信号形 成电路7的计时器73的输出被输入到AND电路86。在计时器73的输出为L( "I模式"） 时，AND电路86的输出为L，时钟电路85、计数器部82、83被复位。S卩，第二过电流保护信 号生成电路8在计时器73的输出为H( "T模式"）时进行动作。
[0224] 比较器34、AND电路86以及时钟电路85的输出被输入到AND电路84的输入。AND 电路84的输出被输入到计数器部83的计数输入端子。时钟电路85的输出还被输入到计 数器部82的计数输入端子。
[0225] 计数器部83的输出被输入到计数器部82的置位输入端子。计数器部82的Q输 出端子与D触发器80的复位端子f进行连接。来自D触发器80的Q输出端子的输出被输 入到OR电路17。
[0226] 计数器部83对来自AND电路84的时钟输入进行计数，当时钟输入停止时，将到此 时为止的计数值N 83(以下称为"第一计数值"）输出到计数器部82。
[0227] 计数器部82使用从计数器部82输入的第一计数值N83，利用（13)式来计算时间 T82，将计算出的T82设定为增加率检测时间。
[0228] T82 = Κ · Ν83 · Tc+ α (13)式
[0229] 此外，Κ为常数，Tc为时钟电路85的时钟周期，α为常数，（Ν83 · Tc)为计数到Ν83 为止所需的时间（Τ83)。
[0230] 增加率检测时间Τ82与本发明的"基准时间"对应。
[0231] 计数器部82的1输出端子在从计数器部82开始计数起至经过增加率检测时间Τ82 为止为Η,在经过增加率检测时间Τ82之后变为L。
[0232] 当在D触发器80的复位端子f被输入Η的期间（增加率检测时间Τ82内）对时钟 端子CLK的输入从L上升到Η时，Q输出端子变为Η。触发器80的Q输出端子的Η经由0R 电路17被输入到控制电路16。
[0233] 在对D触发器80的复位端子百的输入变为L之后（经过增加率检测时间T82后）， 即使时钟端子CLK从L上升到H，Q输出端子也不变为Η。
[0234] 首先，说明VDS的增加率。
[0235] 以（14)式所示的指数函数波形来表示过电流I。
[0236] I = (VB/R) {1-exp (-R · t/L)} (14)式
[0237] 此外，VB为电源电压，R为路径电阻（过电流流过的整个路径的电阻）、L为路径电 感（过电流流过的整个路径的电感），（L/R)为时间常数，（V B/R)为过电流的达到电流值，t 为时间。
[0238] 当设过电流流过图1的电力供给电路6时的FET 60的周围温度为上限温度 125°C，将此时的FET 60的导通电阻设为R〇N125时，以（15)式来表示VDS。
[0239] VDS = R〇N125(VB/R) {1-exp (-R · t/L)}
[0240] (15)式
[0241] 图6是表不VDS波形曲线的图。此外，图6的横轴表不时间t，纵轴表不V DS。图6 中的1、2、3表示VDS的三个波形。波形1?3是将虽然路径相同但是接地电阻的值不同的 情况下的过电流I乘以FET 60的导通电阻R〇N125来转换为VDS而得到的。
[0242] 波形1是接地电阻最小的情况下的波形，波形3是接地电阻最大的情况下的波形。 根据图6可知，接地电阻越小则越急剧增大。
[0243] tc(tcl、tC2、tC3)、tB(t B1、tB2、tB3)是波形 1 ?3 达到阈值 V DSC^ VdSB 为止的时间。
[0244] 在此，以（16)式来表示[t = tc]、[VDS = VDSJ的情况下的（15)式。
[0245] VDSC = R〇N125(VB/R) {1-exp (-R · tc/L)}
[0246] (16)式
[0247] 根据（16)式，以（17)式来表示tc。
[0248] tc = - (L/R) In {1-R · VDSC/ (R0N125 · VB)}
[0249] (17)式
[0250] 同样地，以（18)式来表示变为[VDS = VDSB]时的tB。
[0251] tB = - (L/R) In {1-R · VDSB/ (R0N125 · VB)}
[0252] (18)式
[0253] 然后，根据（17)式和（18)式，以（19)式来表示（tB/tc)。（t B/tc)是VDS达到阈值 VDSB、VDSC为止的时间tB、之比，因此称为"VDS阈值达到时间比"。
[0254] (tB/tc) = ln{l-R · VDSB/(R0N125 · VB)}/
[0255] ln{l-R*VDSC/(R0N125* VB)}
[0256] (19)式
[0257] 电力供给电路6的直流电源63的电压VB、FET 60的RQN125是已定的，VDSC和VDSB是 任意决定的阈值。因而，根据（19)式可知，（t B/tc)是仅与路径电阻R有关的函数，而不依 赖于路径电感L。
[0258] 路径电阻R是到图1的接地位置P为止的电路电阻与接地电阻R67的合计。在接 地位置相同的情况下，到接地位置为止的电路电阻相同。因而，（t B/tc)是仅与接地电阻R67 有关的函数。
[0259] 图7是表示VDS阈值达到时间比曲线的图。此外，图7的横轴表示接地电阻R 67，纵 轴表示VDS阈值达到时间比（tB/tc)。V DS阈值达到时间比曲线C上的点PpP2、P3表示图6的 波形1、2、3各自的V DS阈值达到时间比（tB/tc)。例如，点Pi的VDS阈值达到时间比（t B/tc) 为（tBl/tci)。
[0260] 根据图7可知，接地电阻R67越小则（tB/t。）越小。另一方面，根据图6可知，接地 电阻越小则过电流的达到值（电流达到值）越大，过电流的增加率越大。即，在过电流流过 同一路径的情况下，接地电阻r 67越小或VDS的增加率越大，则越小。因而可知，能够 根据VDS阈值达到时间比（t B/tc)来判别过电流的程度（电流达到值和增加率）。
[0261] 另一方面，在FET 60导通时，浪涌电流流过路径。该浪涌电流也为指数函数波形。 然而，需要构成为在这种浪涌电流流动时不使FET 60截止（切断）。因此，选定比浪涌电 流流动的情况下的电流达到值大的电流达到值，将达到所选定的电流达到值的过电流流动 时的（t B/tc)设定为过电流保护的阈值（tBCI/tJ。由此，能够防止在浪涌电流流动时FET 60 被误切断。
[0262] 当将设定阈值（U/tJ时的路径电阻R设为R(接地电阻R_)、将tB设为tB(l、将 tc设为tC(l时，以（2〇)式来表示阈值αΒ(ι/〇。
[0263] (tB〇/tc〇) - In {l_R〇 · VDSB/ (R〇n125 * VB)} /
[0264] ln{l-R0*VDSC/(R0N125*V B)}
[0265] (20)式
[0266] 在图7中，将点P2、即图6的波形2的（tB2/t C2)设定为阈值（tB(l/tCQ)。
[0267] 在该情况下，例如在如点Pi那样（tB/tc)小于[ (tB/tc)〈 (tB(l/tCQ)]的情况 下，进行过电流保护，例如在如点P3那样（t B/tc)大于（U/t?)的情况下不进行过电流保 护。
[0268] 以上内容是以FET 60在周围温度的上限温度125°C下进行动作为前提的。然而， 在FET 60在比上限温度125°C低的周围温度下进行动作时，该周围温度下的FET 60的导通 电阻Rw小于R_5。在该情况下，如果&相同，则通过使用来代替（20)式的R W125所求 出的阈值（U/tJ变得大于使用、125求出的阈值。因此，当动作温度改变时，无法直接使 用以（20)式求出的阈值。
[0269] 在此，如果任意的周围温度下的路径电阻R与FET 60的导通电阻之比（R/Rqn) 为与（R</Rm25)相同的值，则Wc/t?)变为不依赖于周围温度的固定值。对于周围温度比 上限的125°C低的任意温度下的导通电阻、，只要选定满足R/、= %/、125、即满足[R = % · R?/R<*25]的路径电阻R的过电流，并根据将选定出的过电流乘以R?所得的vDS的波形 来导出（20)式即可。
[0270] 这即是，根据周围温度来改变与阈值对应的过电流的电流达到值，能够基于VDS的 增加率来保护的过电流的下限值在FET 60的周围温度为上限值125°C时最小，随着周围温 度从125°C降低而变大。如果满足该条件，则（U/td成为不依赖于周围温度的固定值，能 够用作检测V DS的增加率的阈值。
[0271] 通常，N型M0SFET的Rw的温度系数为5000ppm左右，因此，例如周围温度为25°C 时的Rw为RW125的（1/1. 5)。因而，在周围温度为25°C的情况下，能够通过检测VDS的增加 率来保护的过电流的下限值为125°C时的1. 5倍的大小（电流达到值）。
[0272] 对于无法通过VDS的增加率的检测来保护的过电流，通过检测VDS(大小）来保护。 因此，随着周围温度降低，通过检测V DS(大小）来保护的过电流的最大值变大，使FET 60截 止（切断）时的FET 60的温度上升量（=FET 60的沟道温度-周围温度）增大。然而， 该FET 60的温度上升量的增大被周围温度的降低所抵消。因此，能够将阈值设定 成不会超过在周围温度的上限值125°C时通过检测V DS的大小来切断FET 60时的FET 60的 沟道温度的达到值。
[0273] VDS阈值达到时间比（tB/tc)的tB、t c是以电流开始流动（电流开始上升）的时间 点为原点（t = 0)来测量出的时间。在本实施方式中，作为（t = 0)的时间点，使用变为 [νρν」的时间点。
[0274] 因而，在根据VDS的增加率来检测是否为过电流时，首先测量达到较小一方的阈值 VDSC为止的时间tc，基于测量出的t。，利用（21)式来设定时间T82。
[0275] T82 = Κ · tc+ α (21)式
[0276] 此外，Κ为常数（=1^/0、α为用于在变为[VJVJ的时间点（tB、t c的测量开 始时间点）过电流成为非零的有限值的情况下对其进行校正的常数。
[0277] 前述的（13)式的[T82 = Κ ·Ν83 ·Τ#α ]表示与（21)式相同的情况。即，（Ν83 ·Τ。） 与时间t。对应。
[0278] 时间T82是在计数器部82内设定的。此外，时间是由计数器部83测量并输出 到计数器部82的。由D触发器80和计数器部82来判定在时间T 82的期间内VDS是否达到 了 Vdsb。
[0279] 此外，也可以预先计算与对应的T82并写入对应表，从对应表进行读取，以此代 替每次利用（21)式求出Τ 82。
[0280] 路径电感L为约1 μ H/m，与布线长度成正比。当布线长度变长时，布线电阻变大， 与此相应地（19)式的R变大。即，R为固定这个条件在L变化时不完全成立，（21)式的K 严格地说不是常数。在该偏差成为问题的情况下，需要对偏差进行修正。例如，能够事先制 作考虑到偏差的对应表，通过使用该对应表来设定适当的τ82。
[0281] 说明第二过电流保护信号生成电路8的动作。
[0282] ([VDS 彡 VDSC]时）
[0283] 在对开关11进行接通操作之后（使FET 60导通时），当变为[VPVJ时，比较器 53的输出变为H。将该时间点设为h，来作为测量与检测动作有关的时间的测量起点。
[0284] 当比较器53的输出和计时器73的输出变为H( "T模式"）时，AND电路86的输 出Η作为复位解除信号被输入到时钟电路85、计数器部83、82。由此，时钟电路85输出时 钟，计数器部82对该时钟进行计数。
[0285] 将变为[Ve = VJ的时间点设为时刻h，而当将h时的漏极-源极间电压VDS的值 设为VDSt(l、将FET 60的阈值电压设为Vth时，[Ve-V2。Vth]。在时刻V [Ve = VJ，因此[V_ =VrV2?Vth]。Vth的大小是3V?4V，因此V_为3V?4V。
[0286] 另一方面，在"I模式"下比较器33的输出变为Η的VDSA至多为100mV，因此 [V DStQ>VDSA]。因而，紧接在时刻tQ之后比较器33的输出变为H，计时器73的输出变为H。也 就是说，从" I模式"转变为"T模式"。
[0287] 若经过时刻h则VDS急速减小，且变为"T模式"而电流15开始流动，因此V Y被下 拉（降低），比较器33的输出恢复为L。
[0288] 在时刻tQ以后[VDS彡VDSC]的期间，比较器34的输出变为H，AND电路84的输出 变为与来自时钟电路85的时钟相应的时钟输出。该输出被输入到计数器部83而被计数。
[0289] 此外，由于[VX1>VY]，因此[VX>V Y]。因此，比较器33的输出为L，AND电路74的输 出为L。
[0290] (变为[VDS>VDSC]时：tc测量结束时）
[0291] 该时间点是图6的波形1?3达到VDS。的时间点。到达该时间点为止的时间心根 据波形的增加率而不同。根据图6可知，V D。的增加率越大，则达到VDS。为止的时间t。越短 (tci〈tc2〈tc3)。
[0292] 当变为[VDS>VDSJ时，比较器34的输出变为L。由此，不再从AND电路84输出时 钟，计数器部83的计数停止。
[0293] 计数停止时的计数值为第一计数值N83。当将各波形1、2、3的N83设为N 831、N832、 N833、将时钟周期设为Tc时，可以如下那样表示ta、tC2、t C3。
[0294] tcl = N831 · Tc
[0295] tC2 - N832 · Tc
[0296] tC3 = N833 · Tc
[0297] 计数器部83将到停止计数为止的时间tc( = N83 · Tc)输出到计数器部82。
[0298] 计数器部82当收到时间tc时，利用上述的（13)式来求出增加率检测时间[T 82 = Κ · Ν83 · Tc+α ]，并在计数器部82内进行设定。将各波形1、2、3的Τ82设为Τ821、Τ822、Τ 823。 计数器部82继续计数，直到计数时间达到Τ82为止将G输出端子设为Η，当计数时间达到Τ82 时将Q输出端子设为L。
[0299] (变为[VDS>VDSB]时：过电流的判定定时）
[0300] 该时间点是图6的波形1?3达到VDSB的时间点。当将此时的计数器部82的计 数值（以下称为"第二计数值"）按波形1、2、3设为N B1、NB2、NB3时，可以如下那样表示各波 形 1、2、3 达到 VDSB 的时刻 tB1、tB2、tB3。
[0301] tB1 = NB1 · Tc (22)式
[0302] tB2 = NB2 · Tc (23)式
[0303] tB3 = NB3 · Tc (24)式
[0304] 波形2是与阈值αΒ(ι/〇对应的波形，因此[T822 = tB2]。因而，成为[T821>tB1]、
[丁823〈七83]。
[0305] 当VDS达到VDSB时，比较器33的输出变为H，因此AND电路74的输出从L上升为 H。该Η的输出被输入到D触发器80的CLK端子。
[0306] 当在D触发器80的S；端子被输入Η时（时间Τ82内）对CLK端子输入Η时，D触 发器80的Q输出端子变为Η。由此，控制电路16使FET 60截止。
[0307] 图6的波形1在达到由计数器部82设定的增加率检测时间Τ821之前的时刻t B1 (= NB1 · Tc)变为[VDS>VDSB]，因此相当于该情况。
[0308] 即使在D触发器80的1端子被输入L时（经过时间T82后）对CLK端子输入H， D触发器80的Q输出端子也仍为L。即，由于增加率小于检测基准值，因此不进行过电流保 护动作。
[0309] 在图6的波形3的情况下，在经过增加率检测时间Τ823后的时刻tB3( = ΝΒ3 · Tc) 变为[VDS>VDSB]。因此，其增加率小于阈值（t BQ/tC(l = T821/tcl = T822/tC2 = T823/tC3)，相当于 该情况。
[0310] [第二实施方式]
[0311] 图2是表示本发明的过电流保护电源装置的第二实施方式的图。对与图1的结构 要素相同的结构要素标注相同的标记。
[0312] 与图1所示的第一实施方式的第一不同点为：将P型M0SFET用作FET 60。
[0313] 第二不同点为：在FET 60的栅极-源极间连接有齐纳二极管150。由此，防止栅 极-源极间电压变得大于齐纳二极管150的齐纳电压（例如15V)。
[0314] 第三不同点为：将比较器53的输入端子的连接进行了对调。即，将反转输入端子 与直流电源54连接，将非反转输入端子连接于齐纳二极管52与电阻50的连接点。
[0315] 第四不同点为：随着将P型M0SFET用作FET 60,去除了图1的电荷泵电路13。
[0316] 第五不同点为：二极管46的阳极的连接目的地从％线变更为V2线。
[0317] 其它与图1相同。在本实施方式中，Vi 是FET 60的源极电压，V2是漏极电压。
[0318] 另外，FET 60的源极与本发明的"FET的直流电源侧的端子"对应，FET 60的漏极 与本发明的"FET的负载侧的端子"对应。
[0319] 在驱动电路14的FET 141处于导通（FET 142处于截止）时，FET 60的栅极-源 极间被短路[\ = VJ，FET 60处于截止。
[0320] FET 48的栅极电压变为比Ve低二极管45的正向电压（0. 6V)的电压。另一方面， 由于[Ve>V2]，因此二极管46被反向偏置而电阻47中不产生电位差，FET 48处于截止。由 此，比较器53的输出变为L。
[0321] 当驱动电路14的FET 142导通（141截止）时，FET 60的栅极经由电阻15而被 接地，栅极电压\向比源极电压％低的电压（例如低15V的电压）逐渐降低。在 超过FET 60的阈值电压时FET 60导通，漏极电压V2上升。
[0322] 当V2上升而接近Vi时，变为[Ve〈V2]，对FET 48的栅极施加通过电阻47、49对漏 极电压V2分压后得到的电压，因此FET 48导通。由此，比较器53的输出变为H。以后的动 作与第一实施方式相同。
[0323] [第三实施方式]
[0324] 图3是表示本发明的过电流保护电源装置的第三实施方式的图。对与图1的结构 要素相同的结构要素标注相同的标记。
[0325] 在第一实施方式中，漏极-源极间电压检测电路2、漏极-源极间电压检测开始电 路4的正极端子及负极端子与电力供给电路6的正极端子及负极端子连接。因此，作为构 成漏极-源极间电压检测电路2、漏极-源极间电压检测开始电路4的FET，需要使用耐压 (漏极-源极间绝对最大额定电压）比电力供给电路6的电源电压大的FET。例如，在直流 电源63的电压为500V的情况下，需要使用耐压为500V以上的FET。然而，这种FET具有大 的形状，因此在使电路1C化时芯片面积（芯片尺寸）变大。在该情况下，FET的寄生电容 增大而响应性降低，并且成本变高。
[0326] 在第三实施方式中，设置有提供比电力供给电路6的电源电压低的恒压的恒压电 路9。由此，作为在漏极-源极间电压检测电路2、漏极-源极间电压检测开始电路4中使 用的FET，能够使用耐压小的FET。
[0327] 在图3中，恒压电路9插入设置在电力供给电路6与漏极-源极间电压检测开始 电路4之间。恒压电路9由阴极与FET 60的电源侧端子连接的齐纳二极管90、一端与齐纳 二极管90的阳极连接且另一端被接地的电阻92、以及连接于齐纳二极管90的两端间的电 容器91构成。
[0328] 而且，对漏极-源极间电压检测电路2、漏极-源极间电压检测开始电路4施加在 齐纳二极管90的两端间产生的齐纳电压。漏极-源极间电压检测电路2、漏极-源极间电 压检测开始电路4的负极端子线152连接于齐纳二极管90与电阻92的连接点。
[0329] 过电流保护动作与第一实施方式和第二实施方式相同。
[0330] 此外，与齐纳二极管90并联连接的电容器91具有吸收Vi与接地间的电压变动来 保持恒压的功能。另外，具有抑制从外部施加的高频电压振动（噪声）的影响的效果。
[0331] 另外，光电稱合器（photocoupler) 151用于将开关部10与控制电路16在电性上 分离，根据需要而设置该光电耦合器151。
[0332] 另外，在图3中，作为FET 60使用了 N型M0SFET，但是在使用P型M0SFET的情况 下也能够同样地构成。
[0333] [第四实施方式]
[0334] 图4是表示本发明的过电流保护电源装置的第四实施方式的图。对与图3的结构 要素相同的结构要素标注相同的标记。
[0335] 本实施方式的漏极-源极间电压检测电路2与图3所示的第三实施方式的漏 极-源极间电压检测电路2在以下方面不同。
[0336] (1)废除两个电阻31、32,使用一个电阻35。
[0337] (2)废除比较器34。
[0338] (3)设置对比较器33的输出进行处理的D触发器122、123。
[0339] (4)增加构成检测电压下拉电路120的恒流电路的并联数。
[0340] 电阻35与FET 28的漏极连接。电阻35的电阻值被设定为与连接于FET 26的漏 极的电阻29相同的电阻值。将在电阻35的两端产生的电压设为Vx。
[0341] 比较器33用于将Vx与VY进行比较，该比较器33的反转输入端子被输入V x，非反 转输入端子被输入VY。比较器33的输出端子与D触发器122、123的时钟端子CLK连接，并 且比较器33的输出端子与第一过电流保护信号生成电路7的AND电路75的输入端子连接。
[0342] D触发器122的D端子上连接有直流电源121的正极，该直流电源121的负极与负 极端子线152连接。D触发器122的Q输出端子与D触发器123的D端子连接，并且D触发 器122的Q输出端子与FET 38的栅极连接。D触发器123的Q输出端子与FET 39的栅极 连接，并且D触发器123的Q输出端子与AND电路76的输入端子连接。
[0343] 另外，本实施方式的第一过电流保护信号生成电路7与图3所示的第三实施方式 的第一过电流保护信号生成电路7在以下方面不同。
[0344] (1)废除AND电路74,设置两个AND电路75、76。
[0345] (2)将计时器73的输出端子还与D触发器122、123的复位端子f进行连接。
[0346] 比较器33的输出和比较器53的输出被输入到第一过电流保护信号生成电路7的 AND电路75。AND电路75的输出被输入到计时器73,并且被输入到AND电路72。
[0347] D触发器123的Q输出端子的输出和比较器53的输出被输入到AND电路76。AND 电路76的输出被输入到D触发器80的时钟端子CLK。
[0348] 本实施方式的过电流保护电源装置如下那样动作。
[0349] ([VWJ 时）
[0350] 在FET 60截止时或即使导通也尚处于[V^VJ时，比较器53的输出为L。由此， 计时器73的输出为L，FET22处于截止。另外，D触发器122、123被复位，FET38、39处于 截止。另外，Ip 12流动，但是由于FET 40处于截止而13?17不流动。
[0351] (变为[VAVJ 时）
[0352] 当变为[VPVJ时，比较器53的输出变为H，FET 40导通。由此，电流14流动，变 为"I模式"。
[0353] 另外，刚变为[VPVJ后的VDS为饱和前的大的值，大于VDSA。因此，变为[V Y>VX]，比 较器33的输出变为H。
[0354] 由于比较器53及33的输出变为H，因此AND电路75的输出、计时器73的输出以 及AND电路86的输出变为H，计数器部82、83和时钟电路85的复位被解除。由此，时钟电 路85将时钟输出到AND电路84和计数器部82。
[0355] 另外，由于计时器73的输出变为H，因此变为"T模式"，并且D触发器122及123 的复位被解除。当变为"T模式"时，FET 22导通而电流15开始流动。由此，成为电流Ip 14、15流动而电流16、17不流动的状态。根据该状态来设定T模式的阈值V DS。。
[0356] 此外，当电流15开始流动时，与此相应地电流13减小，因此V Y被下拉。由此，变为 [VY〈VX]，比较器33的输出恢复为L。
[0357] D触发器122的^输出仍为H，因此AND电路84将从时钟电路85输入的时钟输出 到计数器部83,计数器部83对所输入的时钟进行计数。
[0358] (ID增大而VDS达到VDSC时）
[0359] 当由于ID (VDS)的增大而VY增大从而变为[VY>VX] ([VDS>VDSC])时，比较器33的输出 变为H。由此，D触发器122的1输出变为L，Q输出变为H。
[0360] 当D触发器122的觀输出变为L时，AND电路84的输出变为L，计数器部83的计 数停止。此时，计数器部83将使到此为止的计数值乘以时钟的周期T。所得的值设为t。，并 输出到计数器部82。计数器部82基于收到的t。来设定变化率检测时间T82，直到经过变化 率检测时间Τ 82为止将0输出设为Η。
[0361] 当D触发器122的Q输出变为Η时，FET 38导通，成为电流^、、、、、、流动而电 流17不流动的状态。根据该状态来设定"Τ模式"的阈值V DSB。
[0362] 此外，当电流16开始流动时，与此相应地电流13减小，因此V Y被下拉，变为 [VY〈VX]，比较器33的输出恢复为L。
[0363] (ID进一步增大而VDS达到VDSB时）
[0364] 当随着ID (VDS)的增大而VY增大从而变为[VY>VX] ([VDS>VDSB])时，比较器33的输出 变为H。由此，D触发器123的^输出变为L，Q输出变为H。
[0365] 当D触发器123的Q输出变为Η时，AND电路76的输出变为H，并且FET 39导通。
[0366] AND电路76的输出Η被输入到D触发器80的时钟输入端子CLK。直到经过增加 率检测时间Τ82为止从计数器部82对D触发器80的复位端子i输入Η。若在该增加率检 测时间T 82内对时钟输入端子CLK输入了 H，则D触发器80的Q输出端子变为H。该输出Η 经由OR电路17被输入到控制电路16。在经过增加率检测时间Τ82后对时钟输入端子CLK 输入了 Η的情况下，D触发器80的Q输出端子仍为L。
[0367] 另外，当FET 39导通时，成为电流L、14、15、16、17流动的状态。根据该状态来设 定"T模式"的阈值V DSD。
[0368] 此外，当电流17开始流动时，与此相应地电流13减小，因此V Y被下拉，变为 [VY〈VX]，比较器33的输出恢复为L。
[0369] (ID进一步增大而VDS增加到VDSD时）
[0370] 当由于ID (VDS)的增大而VY增大从而变为[VY>VX] ([VDS>VDSD])时，比较器33的输出 变为H。由此，AND电路75的输出变为H。AND电路75的输出Η被输入到AND电路72的一 个输入端子，并且被输入到计时器73。在该情况下，由于不进行用于V Y的下拉（降低）的 引出电流的追加，因此比较器33的输出维持H，AND电路75及72的输出维持Η的状态。
[0371] AND电路72的输出Η被输入到数字滤波器71。然后，当AND电路72的输出Η维 持规定时间时，数字滤波器71的输出变为Η，过电流保护信号被输入到控制电路16。
[0372] 本实施方式具有以下优点。
[0373] 在本实施方式中，在变为[VY = VX]而比较器33的输出即将变为Η的时间点时，产 生VY、Vx的FET 26、28的电流变得相等，FET 26、28的源极间不存在电位差。由此，在设定 基准值时，不会受到（12)式中的Rm的影响，因此基准值的设定精度变佳。
[0374] 在图1?3所示的第一实施方式?第三实施方式中，使用电阻31、32来设定了 Vx、 VX1，但是在本实施方式中，增加从连接点c引出恒电流的恒流电路，改变引出电流值，由此 设定vx、VX1。因此，在使过电流保护电源装置1C化的情况下，能够通过对电流值进行修整 (trimming)来变更阈值。
[0375] 漏极-源极间电压检测电路2的对称性提高，因此对高频电磁波、高频噪声的抵抗 性提1?。
[0376] 使比较器的数量减少，对于减少的部分以数字电路来补充，因此能够减小芯片面 积。
[0377] [第五实施方式]
[0378] 图8是表示本发明的过电流保护电源装置的第五实施方式的图。对与图3、图4的 结构要素相同的结构要素标注相同的标记。
[0379] 此外，在图8中，示出了作为FET 60使用N型M0SFET的情况，但是也能够使用P 型M0SFET。在该情况下，能够根据需要来将其它FET的类型也变更。
[0380] 在本实施方式中，去除图4所示的第四实施方式的第二过电流保护信号生成电路 8,随之变更了漏极-源极间电压检测电路2的结构。
[0381] 漏极-源极间电压检测电路2的结构的变更内容如下。
[0382] 从图4的漏极-源极间电压检测电路2去除了直流电源121、D触发器122、123。
[0383] 使用漏极-源极间电压阈值设定电路124来代替检测电压下拉电路120。
[0384] 说明漏极-源极间电压阈值设定电路124的一例。
[0385] 在d点与接地之间串联连接有FET 93的源极、漏极和电阻95。另外，在d点与负 极端子线152之间，串联连接有与FET 93进行电流镜连接的FET 94的源极、漏极和FET 96 的漏极、源极。
[0386] FET 97及98与FET 96进行电流镜（current mirror)连接。FET 97的漏极与 FET 26的源极（c点）连接，FET 97的源极与负极端子线152连接。FET 98的漏极与FET 26的源极（c点）连接，FET 98的源极与FET 39的漏极连接。FET 39的源极与负极端子 线152连接。FET 39的栅极与计时器73的输出端子连接。
[0387] 接着，说明本实施方式的动作。
[0388] ([V^VJ 时]
[0389] 在FET 60截止时或即使导通也尚处于[V^VJ时，比较器53的输出为L，FET 40 处于截止。
[0390] 另外，由于比较器53的输出为L，因此AND电路75的输出和计时器73的输出为 L，FET 39 截止（"I 模式"）。
[0391] (变为[VAVJ 时）
[0392] 当变为[VPVJ时，比较器53的输出变为H。由此，FET 40变为导通，电流13、14以 及18开始流动。此时，V DS为饱和前的大的值，大于阈值VDSA。因此，流过电阻29的电流13 大于流过电阻35的电流12([13>12])。因而，变为[V Y>VX]，比较器33的输出变为H。由此， 比较器33、53的输出都变为H，因此AND电路75的输出变为H，计时器73的输出变为H。当 计时器73的输出变为Η时，FET 39导通（"T模式"）。
[0393] 当由于FET 39导通而电流17开始流动时，从c点引出的电流变为（14+17)。由此， 设定阈值[V DSD = R23(I4+I7)]。电流14、17与电流1 8成正比。当将FET 93的阈值电压设为 Vth、将电阻95的电阻值设为R95时，变为[I8 = (VrV/iy。由于[V3VJ，因此可以说 18与Vi大致成正比。S卩，电流I4、I7与电压Vi连动（大致成正比）地变化。因而，阈值V DSD 也与电压L连动（大致成正比）地变化。
[0394] 在本说明书中，"连动"这样的记载表示"成正比"或"大致成正比"。
[0395] 此外，当电流17开始流动时，与此相应地电流13减小，因此变为[1 3〈12]。因此，变 为[VY〈VX]，比较器33的输出恢复为L。
[0396] (过电流流动时）
[0397] 当ID增大而VDS变得大于"I模式"的阈值VDSA、从而变为[V X〈VY]时，比较器33的 输出变为H，AND电路75的输出变为H。由此，在计时器设定时间T s的期间内计时器73的 输出变为H，FET 39导通（"T模式"）。
[0398] 变为"T模式"而电流17开始流动，由此电流I3(V Y)减小，变为[VX>VY]，比较器33 的输出恢复为L。计时器73的输出Η在计时器设定时间T s的期间内被维持。
[0399] (小过电流的情况）
[0400] 当小过电流流动的情况下，在变为VY被下拉的T模式之后，[VX>V Y]的状态被维持 计时器设定时间Ts。因此，在经过计时器设定时间Ts之后，计时器73的输出恢复为"L"， FET 39截止而VY的下拉停止（"I模式"）。计数器部70每当计时器73的输出变为Η(每 当变为"Τ模式"）时使计数值递增。
[0401] 小电流流动的情况下的动作与第一实施方式?第四实施方式相同。
[0402] (大过电流的情况）
[0403] 在大过电流流动的情况下，在变为Τ模式之后VDS也继续增大，因此被下拉的检测 电压V Y立即增大。然后，在经过计时器设定时间Ts之前VDS上升到VDSB，变为[V X〈VY]，比较 器33的输出变为H。由此，AND电路72的输出Η被输入到数字滤波器71。
[0404] 大电流流动的情况下的动作与第一实施方式?第四实施方式相同。
[0405] 图9是表示在第五实施方式中浪涌电流、接地电流流动时的漏极-源极间电压VDS 与此时的阈值VDSD之间的关系的图。此外，图9的横轴表示时间，纵轴表示电压。图9的（1) 表示浪涌电流流动时的V DS与VDSD之间的关系。图9的（2)表示由于接地故障而过电流流 动时的VDS与V DSD之间的关系。
[0406] 首先，说明图9的（1)。曲线1表示浪涌电流流动时的过电流检测用的阈值VDSD， 曲线2表示将浪涌电流转换为V DS后得到的值。曲线2最初急剧增大，逐渐变得平缓，最终 变为大致固定的值（饱和）。这表示，流过电力供给电路6的电流I D虽然在开始流动的最 初急剧增大，但是当接近饱和值（达到值）时会变为大致固定值。
[0407] 通常，在FET 60已导通时，浪涌电流流过电力供给电路6。因而，需要构成为在浪 涌电流流动的情况下不进行过电流保护动作。换言之，曲线1需要在浪涌电流从零到饱和 的范围内超过曲线2。若曲线2在某处与曲线1交叉并超过曲线1 (阈值），则会在此处检 测为过电流，从而导致开始过电流保护动作。
[0408] 说明求出VDSD、VDS并在产生浪涌电流时形成[V DSD>VDS]的关系的情况。
[0409] 阈值VDSA或VDSD被设定为因从c点引出的电流而在电阻23(R 23)处产生的压降。因 而，在引出电流仅为14时为[￥1^ =馬3*14]，在引出电流为（14+17)时以（25)式来表示。
[0410] VDSD= R23 (I4+I7) (25)式
[0411] 电流（14+17)是与电压Vi连动的值。在该情况下，电流（1 4+17)能够视作与电压Vi 大致成正比的值，当将比例常数设为Ki时，以（26)式来表示。
[0412] (I4+I7) = Ki · Vi (26)式
[0413] 根据（25)式和（26)式，能够得到（27)式。
[0414] V· = R23 · & · Vi (27)式
[0415] 通过将饱和时的Vi代入（27)式的Vi，能够得到饱和时的VDSD。若忽略FET 60的 导通电阻R?，则能够求出通过电路内的电阻成分I、R66对电源电压VB进行分压后得到的 固定值来作为饱和时的％。该饱和时的Vi为[Vi = VB · R6y(R61+R66)]。
[0416] 因而，利用（28)式来表示饱和时的VDSD。
[0417] VDSD = R23 * Ki · VB · R66/ (R61+R66) (28)式
[0418] 此外，在浪涌电流ID尚未饱和而处于增加状态的时间点，还产生因电力供给电路6 中的电感引起的压降（反电动势），因此该时间点的％小于饱和时的值。浪涌电流ID的增 加率越大，则因电感引起的压降越大，因此Vi在浪涌电流I D的增加率越大时变得越小。
[0419] 浪涌电流ID的增加率以最初大并逐渐变小的方式单调变化。因此，％以从小的值 起逐渐变大、在饱和时变为固定值的方式单调增加。因而，与 ' 连动地设定的VDSD也单调增 加。
[0420] 另一方面，FET 60的导通电阻为RQN，以（29)式来表示浪涌电流ID流过FET 60时 的 VDS。
[0421] VDS = R0N · ID (29)式
[0422] 以（30)式来表示浪涌电流ID的饱和值。
[0423] ID = Vb/(R61+R66) (30)式
[0424] 因而，以（31)式来表示饱和时的VDS。
[0425] VDS 一 R〇n * ID
[0426] =R0N*Vb/(R61+R 66) (31)式
[0427] 浪涌电流ID单调增加，在饱和时成为最大值。
[0428] 首先，考虑进行设定使得在成为最大值的饱和时[VDSD>VDS]。
[0429] 若使用（28)式和（31)式来进行[VDSD>VDS]的运算，则能够得到（32)式。
[0430] R23 · Ki · R66 > Ron (32)式
[0431] 若将（32)式变形则能够得到（33)式。
[0432] & > R01/(R23 · RJ (33)式
[0433] 艮卩，当浪涌电流ID饱和时Vi也饱和，与浪涌电流ID成正比的VDS也饱和，与Vi成正 比的V DSD也饱和。可知，为了使此时的VDSD的饱和值大于VDS的饱和值，只要将Ki设定为满 足（33)式的值即可。
[0434] 如果将&设定为满足（33)式的值，则由于Rw、R23、R 66为固定值而在浪涌电流ID 从零达到饱和为止的期间内不会变化，因此（32)式或（33)式在从零达到饱和为止的期间 内也成立。
[0435] 在电流ID流过电力供给电路6时，电压Vi是在负载66 (电阻R66)处产生的压降与 在电感64及65中产生的反电动势之和。在电流ID单调增加的情况下，在电感64及65中 产生的反电动势的方向是FET 60侧为正、负载66侧为负。由此，根据电路结构可以明确， 电压％大于在负载66 (R66)的两端处产生的压降。
[0436] 因而，（34)式成立。
[0437] Vi 彡 R66 · ID (34)式
[0438] 根据（27)式和（34)式，（35)式成立。
[0439] VDSD = R23 · Ki · Vi ^ R23 · Ki · R66 · ID (35)式
[0440] 若考虑（32)式，则能够得到（36)式。
[0441] VDSD > Rw · ID (36)式
[0442] 此时的电流ID表示浪涌电流的从零至饱和值，右边的值（RM · ID)表示VDS。
[0443] 因而，（36)式示出了在浪涌电流从零达到饱和值为止[VDSD>V DS]。因此，只要将心 设定为满足（33)式的值，则在浪涌电流流动的情况下不进行过电流保护动作。
[0444] 浪涌电流ID流过FET 60时的FET 60的源极与接地（GND)之间的电阻为R66。对 R66设定满足（33)式的&，将使用该&得到的阈值VDSD设为VDSDK1。当将过电流I D的VDS转 换值在饱和时与VDSDK1 -致这样的过电流ID流动时的FET 60的源极与接地间的电阻设为Rx 时，可以如下那样表示饱和时的VDS、饱和时的VDSDK1。
[0445] 饱和时的 VDS = R〇n · ID = R〇n · VbAR61+Rx)
[0446] 饱和时的 VDsm = R23 · & · Vi
[0447] = R23 · Ki · VB · Rx/ (R61+Rx)
[0448] 由于饱和时的VDS =饱和时的VDSDK1，因此以（37)式来表示RM、Rx。
[0449] Rw = R23 · & · Rx
[0450] Rx = R0N/ (R23 · K) (37)
[0451] (33)式可以表示为[R66>RQ1/(R 23 ·&)]，因此Rx小于R66。可知，若决定了 VDSD与Vi 成正比时的比例常数（R23*ig，则能够利用（37)式求出VDSDK1与VDS在饱和时变得相等这样 的过电流流动时的R x。
[0452] 在FET 60的源极与接地之间的电阻值小于Rx时，在过电流饱和时变为[VDS>VDSD]， FET 60被切断。
[0453] 另一方面，在FET 60的源极与接地之间的电阻值大于心时，在过电流ID从零达到 饱和为止的期间内变为[VDS〈V DSD]，直到小过电流保护的机制（图8的计数器部70的输出变 为H)起作用为止FET 60不被切断。
[0454] Rx是FET 60的源极与接地间的电阻，在图8的电路中为负载电阻R66与接地电阻 R67的并联合成电阻，因此可以如下那样表示。
[0455] Rx - R66 · R67/ (R66+R67)
[0456] 在浪涌电流ID流过负载66时，R66为小的值，但是在正常负载电流流过负载66时， R66为比R67大的值，Rx ~ R67。
[0457] 在此应该注意的是，当决定了 &时，Rx与此相应地被决定，当FET 60的源极与接 地之间的电阻变得小于Rx时，无论从FET 60的源极到接地电阻67为止的路径长度和到负 载为止的路径长度如何，此时流动的过电流都会在饱和之前全部被切断。
[0458] 心既可以由一个电阻构成，也可以通过多个电阻的并联合成而构成。另外，当FET 60的源极与接地之间的电阻变得大于Rx时，变为[VDS〈VDSD]，流过FET 60的电流在利用阈 值VDSD进行的电平检测中不会被切断。即，当设定了 1时，针对&根据（37)式决定Rx，根 据FET 60的源极与接地间的电阻值是否小于该心来进行过电流的判定。
[0459] 将FET 60的源极与接地间的电阻值变为Rx时的FET 60的漏极电流转换为VDS所 得的曲线在图9的（1)中位于曲线1与2的中间，在饱和时与VDSDK1的曲线（未图示）一致。
[0460] 在以上的说明中是先设定VDSD并求出与其对应的Rx，但是在实际的过电流检测中 是最初设定R x并求出与其对应的阈值VDSD。下面说明该方法。
[0461] (1)流过FET 60的电流依赖于FET 60与接地（GND)间的电阻。
[0462] (2)针对各电流设定判定为过电流的电流范围内的下限值，求出此时的FET 60与 接地间的电阻值Rx。
[0463] (3)针对Rx，求出满足％ = RQ1/(R23 · Rx)]的&。然后，使用所求出的&来设定 对VDS (大小）进行判定的阈值VDSD[VDSD = Ki · R23 · VJ。即，阈值VDSD与Vi连动地变化（在 该情况下，与比例常数（Ki · R23)成正比）。
[0464] (4)当这样设定了 VDSD时，在依赖于FET 60与接地间的电阻值地流动的电流中的、 作为判定为过电流的电流范围内的下限值的过电流（此时的FET 60与接地间的电阻值为 Rx)流动并饱和时，VDS与VDSD -致[VDS = VDSD]。另一方面，在FET 60与接地间的电阻值小 于心的情况下的过电流（具有超过下限值的值的过电流）流动并饱和时，变为[VDS>V DSD]。 因而，通过将VDS与阈值VDSD进行比较，能够检测出FET 60与接地间的电阻值为Rx或其以下 的过电流。
[0465] (5)在判定为过电流的范围改变而FET 60与接地间的电阻值Rx变化的情况下，与 此相应地改变Ki，设定阈值（例如VDSA、V DSD等）。
[0466] (6)在此，使用Rx并根据式％ = RQ1/(R23 · Rx)](参照（37)式）来决定&。该式 包含R?。R?根据FET 60的沟道温度而变化。因此，当FET 60的沟道温度变化时，、变化， I不再是常数。另一方面，&是使用图8的电阻95的值R95设定的，因此无法跟随Rw的变 化。为了更可靠地进行过电流保护，需要考虑FET 60的沟道温度的变化。
[0467] 作为一个对策，可考虑以使（RM/RX)为固定的方式设定R x的方法。例如，构成为： 使用FET 60的动作周围温度的上限温度（例如125°C )时的导通电阻RW125来设定&。然 后，在FET的动作周围温度变得低于上限温度而、变得小于R W125的情况下，Rx也成正比地 减小，使判定为过电流的电流范围内的下限值与、成反比地变大。即，构成为：在具有比判 定为过电流的电流范围内的下限值大与R?的减小量对应的值的电流值的电流流动的情况 下的饱和时，V DS与VDSD -致[VDS = VDSD]。此外，作为设定&时的FET 60的动作周围温度， 能够选择FET 60的动作所允许的温度范围内的适当的温度。
[0468] 此外，将VDSD与％之间的连动关系设定成以下两种方式是等效的：在依赖于FET 60与接地间的电阻值地流动的电流中的、具有判定为过电流的电流范围内的下限电流值的 过电流（此时的FET 60与接地间的电阻值为Rx)流动并饱和时，变为[VDS = VDSD]，在FET 60与接地间的电阻值小于&的情况下的过电流（具有超过下限值的值的过电流）流动并饱 和时，变为[VDS>V DSD];在FET与接地间的电阻值为与被判别为过电流的电流值范围对应的 电阻值范围中的上限电阻值的情况下的电流饱和时，漏极-源极间电压变得与上述阈值相 等，在FET与接地间的电阻值为上限电阻值以下的电阻值的情况下的电流饱和时，漏极-源 极间电压变得大于上述阈值。
[0469] 然而，即使FET 60与接地间的电阻的电阻值相同，流过这些电阻的电流也依赖于 直流电源的电压、直流电源的内部电阻、电源线的电阻等电源侧的状态而变化。与此相对， 作为过电流的产生原因的FET 60与接地间的电阻值不会如电流那样根据电源侧的状态而 变化。因而，虽然后者能够得到的结果与前者等效，但是作为检测过电流的方法，不是使用 检测电流值的方法而是使用检测FET 60与接地间的电阻值的方法是较为适当的。
[0470] 接着说明图9的（2)。图9的（2)中示出了与第一接地故障（故障A)有关的曲 线（3A、4A)以及与第二接地故障（故障B)有关的曲线（3B、4B)。故障A和故障B中的FET 60的源极与接地间的电阻小于Rx。
[0471] 曲线3A表示因第一接地故障而过电流流动时的FET 60的漏极-源极间电压 VDS (当电流ID大时，作为FET 60处的压降的VDS也大）。曲线4A表示因第一接地故障而过 电流流动时的阈值VDSD。
[0472] 曲线3B表示因第二接地故障而过电流流动时的FET 60的漏极-源极间电压VDS。 曲线4B表示因第二接地故障而过电流流动时的阈值VDSD。
[0473] 在图8中，设在电力供给电路6内的P点产生了接地故障，但是因接地故障而流动 的过电流的大小（达到电流值或饱和值：其越大则增加率也越大）是根据接地位置、接地电 阻67的值等而不同的。
[0474] 在图9的（2)中，示出了第二接地故障的过电流的达到电流值大于第一接地故障 的过电流的达到电流值（增加率大）的情况。因而，曲线3B比曲线3A更急剧地增加，位于 上侧。
[0475] 另外，如已叙述过的那样，过电流的达到电流值越大则电压％的饱和值越小，与％ 连动的V DSD也越小。因而，过电流的达到电流值大的情况下的VDSD(曲线4B)小于过电流的 达到电流值小的情况下的V DSD(曲线4A)(曲线4B位于曲线4A的下侧）。
[0476] 现在，考虑第一接地故障的情况（曲线3A、4A)。第一接地故障、第二接地故障均是 FET 60的源极与接地间的电阻小于Rx，因此过电流ID的VDS值在饱和时变得大于阈值V DSD。
[0477] 由于过电流ID是从零开始的，因此VDS( = ·ΙΒ)的初始值为零。除了从FET 60 到接地位置P点的路径长度为零这样的特殊情况以外，由于增加状态的电流流过附随于路 径长度的电感而产生反电动势，因此％的初始值不是零。因而，与Vi连动地决定的V DSD的 初始值也不是零。
[0478] 因而，VDS在初期是从小于VDSD的值出发，中途单调增加，在最后的饱和时变得大于 VDSD。即，在VDS达到饱和值之前，存在VDS变得与VDSD相等的时间点。
[0479] 该时间点为曲线3A与曲线4A相交叉的交点Q的时间点h。此时，变为[VDS = VDSD]，因此比较器33的输出变为H，经如上所述的动作，数字滤波器71的输出变为Η。由此， FET 60被截止，进行过电流保护。
[0480] 接着，考虑第二接地故障的情况（曲线3Β、4Β)。在该情况下，VDS变得与V DSD相等 的时间点为曲线3B与曲线4B相交叉的交点C2的时间点t2。因而，在时间点t 2进行过电流 保护。
[0481] 将时间点心与t2相比时，时间点t2更早。其理由是，曲线3B与曲线4B的交点C 2 是增加率大于曲线3A(位于3A上侧）的曲线3B与阈值VDSD小于曲线4A(位于4A下侧）的 曲线4B之间的交点，因此在比曲线3A与曲线4A的交点Q早的时间点产生（位于交点Q 的左侧）。
[0482] 这意味着，达到电流值越大（增加率越大），则进行过电流保护的时间点越早。即， 第五实施方式虽然不像第一实施方式?第四实施方式那样具备检测增加率来生成过电流 保护信号的第二过电流保护信号生成电路8,但是达到电流值越大（增加率越大）则在越早 的时间点进行过电流保护动作。因而，实质上与第一实施方式?第四实施方式同样地起到 检测增加率来进行过电流保护动作这样的效果。
[0483] 本发明不限定于实施方式中说明的结构，能够进行各种变更、追加、删除。
[0484] 权利要求中记载了具备漏极-源极间电压检测开始电路的过电流保护电源装置， 该漏极-源极间电压检测开始电路用于防止电源接通时的误动作，但是本发明也能够构成 为不具备漏极-源极间电压检测开始电路的过电流保护电源装置。
[0485] 作为功率开关元件，并不限定于M0SFET，能够使用各种结构的FET。
[0486] 作为[VDS变得大于阈值（例如VDSA、VDSB、V DSC、VDSD)的情况]([VDS>阈值])这个条 件，也能够使用以^变为阈值以上的情况]([V DS >阈值])这样的条件。
[0487] 虽然本发明的过电流保护电源装置适用于从高电压的直流电源向负载供给电力 时，但是能够在从各种电压的直流电源向负载供给时使用本发明的过电流保护电源装置。
[0488] 作为电力供给电路、漏极-源极间电压检测电路、漏极-源极电压检测开始电路、 第一过电流保护信号生成电路、第二过电流保护信号生成电路，能够在不改变本发明的宗 旨的范围内使用各种结构的电路。
[0489] 在实施方式中，为了设定与漏极-源极间电压相对的不同阈值，以能够接入/断开 的方式设置了将检测电压（检测信号）的大小下拉（使其降低）的下拉电路，但是也能够以 能够接入/断开的方式设置将基准电压（基准信号）的大小（基准值）上拉（使其增加） 的上拉电路。
[0490] 实施方式中说明的各结构既能够单独使用，也能够将适当选择的多个结构组合使 用。
[0491] 本发明能够构成为：
[0492] "一种过电流保护电源装置，具备从直流电源经由FET向负载供给电力的电力供给 电路以及对上述FET进行控制的控制电路，上述控制电路通过使上述FET截止来保护上述 电力供给电路免受过电流伤害，该过电流保护电源装置的特征在于，具备：
[0493] 漏极-源极间电压检测电路，其检测因漏极电流流过上述FET而在漏极-源极间 产生的漏极-源极间电压；
[0494] 漏极-源极间电压检测开始电路，其在使上述FET导通时，在上述FET变为漏 极-源极间电压根据漏极电流的增大而增大的状态后，使上述漏极-源极间电压检测电路 对漏极-源极间电压的检测动作开始；以及
[0495] 第一过电流保护信号生成电路，其基于上述漏极-源极间电压来输出第一过电流 保护信号，
[0496] 其中，上述控制电路构成为：根据从上述第一过电流保护信号生成电路输出了上 述第一过电流保护信号，来使上述FET截止，
[0497] 上述漏极-源极间电压检测电路构成为通过利用阈值进行的大小判定来检测上 述漏极-源极间电压，使上述阈值与上述FET的直流电源侧的电极的电位连动，将上述阈值 与上述FET的直流电源侧的电极的电位之间的连动关系设定成：在上述FET与接地间的电 阻值为与被判别为过电流的电流值范围对应的电阻值范围中的上限电阻值的情况下的电 流饱和时，漏极-源极间电压在上述FET的动作周围温度为规定温度的情况下的上述FET 的导通电阻时变得与上述阈值相等；在上述FET与接地间的电阻值为上述上限电阻值以下 的电阻值的情况下的电流饱和时，漏极-源极间电压变得大于上述阈值，上述漏极-源极间 电压检测电路进行设定使得在上述FET的动作周围温度比上述规定温度降低而上述导通 电阻减小时，电流流过比与被判别为过电流的电流值范围对应的电阻值范围中的上限电阻 值低上述导通电阻的减小量的电阻值的情况下的饱和时的漏极-源极间电压变得与上述 阈值相等，在上述FET的动作周围温度比上述规定温度上升而上述导通电阻增加时，电流 流过比与被判别为过电流的电流值范围对应的电阻值范围中的上限电阻值高上述导通电 阻的增加量的电阻值的情况下的饱和时的漏极-源极间电压变得与上述阈值相等。"。
[0498] 作为"规定温度"，例如能够设定FET的允许动作周围温度的上限温度、上限温度 与下限温度的范围内的任意的温度等。
[0499] 附图标记说明
[0500] 1 :过电流保护电源装置；2 :漏极-源极间电压检测电路；4 :漏极-源极间电压 检测开始电路；6 :电力供给电路；7 :第一过电流保护信号生成电路；8 :第二过电流保护信 号生成电路；9 :恒压电路；10 :开关部；11 :开关；12 :电阻；13 :电荷栗电路；14 :驱动电路； 15 :电阻；16 :控制电路；17 :0R电路；20、21 :恒流源；22 :FET ;23?25 :电阻；26?28 : FET ;29 :电阻；30 :恒流源；31、32 :电阻；33、34 :比较器；35 :电阻；36、37 :恒流源；38、39 : FET ;40 :FET ;41 :电阻；42 :齐纳二极管；43 :电阻；44 :FET ;45、46 :二极管；47 :电阻；48 : FET ;49?51 :电阻；52 :齐纳二极管；53 :比较器；54 :直流电源；60 :FET ;61 :电阻；62 :电 感；63 :直流电源；64、65 :电感；66 :负载；67 :接地故障电阻；70 :计数器部；71 :数字滤波 器；72 :AND电路；73 :计时器；74 :AND电路；75、76 :AND电路；80 :D触发器；81 :直流电源； 82、83 :计数器部；84 :AND电路；85 :时钟电路；86 :AND电路；90 :齐纳二极管；91 :电容器； 92 :电阻；93、94 :FET ;95 :电阻；96、97、98 :FET ;101 :过电流保护电源装置；102 :开关部； 103 :开关；104 :电阻；105 :控制电路；106 :电阻；107 :比较器；108 :过电流检测电路；109 : 多源极FET ;110 :副FET ;111 :主FET ;112 :温度传感器；113 :比较基准电压电路；114 :电 阻；115 :布线；116 :负载；117 :直流电源；121 :直流电源；120 :检测电压下拉电路；122、 123 :D触发器；124 :漏极-源极间电压（VDS)阈值设定电路；141、142 :FET ; 150 :齐纳二极 管；151 :光电耦合器；152 :负端子线；153 :FET。
【权利要求】
1. 一种过电流保护电源装置，具备从直流电源经由FET向负载供给电力的电力供给电 路以及对上述FET进行控制的控制电路，上述控制电路通过使上述FET截止来保护上述电 力供给电路免受过电流伤害，该过电流保护电源装置的特征在于，具备： 漏极-源极间电压检测电路，其检测因漏极电流流过上述FET而在漏极-源极间产生 的漏极-源极间电压； 漏极-源极间电压检测开始电路，其在使上述FET导通时，在上述FET变为漏极-源 极间电压根据漏极电流的增大而增大的状态后，使上述漏极-源极间电压检测电路对漏 极-源极间电压的检测动作开始； 第一过电流保护信号生成电路，其基于上述漏极-源极间电压来输出第一过电流保护 信号；以及 第二过电流保护信号生成电路，其基于上述漏极-源极间电压的增加率来输出第二过 电流保护信号， 其中，上述控制电路构成为：根据从上述第一过电流保护信号生成电路输出了上述第 一过电流保护信号、或者根据从上述第二过电流保护信号生成电路输出了上述第二过电流 保护信号，来使上述FET截止。
2. -种过电流保护电源装置，具备从直流电源经由FET向负载供给电力的电力供给电 路以及对上述FET进行控制的控制电路，上述控制电路通过使上述FET截止来保护上述电 力供给电路免受过电流伤害，该过电流保护电源装置的特征在于，具备： 漏极-源极间电压检测电路，其检测因漏极电流流过上述FET而在漏极-源极间产生 的漏极-源极间电压； 漏极-源极间电压检测开始电路，其在使上述FET导通时，在上述FET变为漏极-源 极间电压根据漏极电流的增大而增大的状态后，使上述漏极-源极间电压检测电路对漏 极-源极间电压的检测动作开始；以及 第一过电流保护信号生成电路，其基于上述漏极-源极间电压来输出第一过电流保护 信号， 其中，上述控制电路构成为：根据从上述第一过电流保护信号生成电路输出了上述第 一过电流保护信号，来使上述FET截止， 上述漏极-源极间电压检测电路构成为通过利用阈值进行的大小判定来检测上述漏 极-源极间电压，使上述阈值与上述FET的直流电源侧的电极的电位连动，将上述阈值与上 述FET的直流电源侧的电极的电位之间的连动关系设定成：在上述FET与接地间的电阻值 为与被判别为过电流的电流值范围对应的电阻值范围中的上限电阻值的情况下的电流饱 和时，漏极-源极间电压变得与上述阈值相等；在上述FET与接地间的电阻值为上述上限电 阻值以下的电阻值的情况下的电流饱和时，漏极-源极间电压变得大于上述阈值。
3. 根据权利要求1或2所述的过电流保护电源装置，其特征在于， 上述第一过电流保护信号生成电路构成为：具有当上述FET的漏极-源极间电压变得 大于第一阈值时在计时器设定时间的期间内输出计时器信号的计时器，若在上述计时器设 定时间内上述漏极-源极间电压大于第二阈值的状态持续了固定时间或者输出上述计时 器信号的次数达到了规定次数，则输出上述第一过电流保护信号，其中，第二阈值〉第一阈 值。
4. 根据权利要求1所述的过电流保护电源装置，其特征在于， 上述第二过电流保护信号生成电路构成为：测量从上述漏极-源极间电压变得大于第 一阈值起至上述漏极-源极间电压变得大于第三阈值为止的时间，并且基于所测量出的该 时间来设定比所测量出的该时间长的基准时间，根据在从上述漏极-源极间电压变得大于 上述第一阈值起至上述基准时间经过为止的期间内上述漏极-源极间电压变得大于第四 阈值，来输出上述第二过电流保护信号，其中，第三阈值〉第一阈值，第四阈值〉第三阈值。
5. 根据权利要求1至4中的任一项所述的过电流保护电源装置，其特征在于， 上述漏极-源极间电压检测电路具有第一源极跟随电路、第二源极跟随电路、阈值设 定电路以及比较电路， 上述第一源极跟随电路具有第一 P型MOSFET，该第一 P型MOSFET的源极经由第一电阻 而与上述FET的负载侧的电极连接，该第一 P型MOSFET的栅极被施加共同栅极电位， 上述第二源极跟随电路构成为：具有第二P型MOSFET，该第二P型MOSFET的源极经由 具有与上述第一电阻的电阻值相等的电阻值的第二电阻而与上述FET的直流电源侧的电 极连接，该第二P型MOSFET的栅极被施加上述共同栅极电位，上述第二P型MOSFET的漏极 电流为与从上述FET的漏极-源极间电压减去在该时间点使用的阈值而得到的值对应的值 的电流， 上述阈值设定电路构成为：能够通过从上述第二P型MOSFET的源极引出与上述FET的 直流电源侧的电位连动的电流，来变更上述第二P型MOSFET的漏极电流， 上述比较电路构成为：检测上述第二P型MOSFET的漏极电流变得大于上述第一 P型 MOSFET的漏极电流的情况。
6. 根据权利要求1至5中的任一项所述的过电流保护电源装置，其特征在于， 作为上述FET，使用N型M0SFET， 上述漏极-源极间电压检测开始电路根据上述N型MOSFET的栅极电位变得大于漏极 电位来使上述漏极-源极间电压检测电路的检测动作开始。
7. 根据权利要求1至5中的任一项所述的过电流保护电源装置，其特征在于， 作为上述FET，使用P型M0SFET， 上述漏极-源极间电压检测开始电路根据上述P型MOSFET的栅极电位变得小于漏极 电位来使上述漏极-源极间电压检测电路的检测动作开始。
8. 根据权利要求1至7中的任一项所述的过电流保护电源装置，其特征在于， 还具备恒压电路，该恒压电路将对上述漏极-源极间电压检测电路和上述漏极-源极 间电压检测开始电路施加的电压保持为比上述直流电源的电压低的恒压。
【文档编号】H03K17/08GK104272594SQ201380023416
【公开日】2015年1月7日 申请日期:2013年4月30日 优先权日:2012年5月1日
【发明者】大岛俊蔵 申请人:大岛俊蔵