一种ADC内比较器延时校正电路、方法及ADC与流程

本申请涉及模数转换器技术领域，更具体的说是涉及一种ADC(Analog-to-Digital Converter，模数变换器)的比较器延时校正电路、方法及ADC。

背景技术：

ADC在工业控制、医疗器械及微处理器辅助模数转换接口等领域广泛应用，用于将模拟信号转换为数字信号。

比较器是ADC中的重要模块，比较器的传输延时是决定整个ADC的转换速度的重要因素之一。

例如，SAR(逐次逼近寄存器)型ADC是逐位进行比较，即，每个时钟周期只能比较一次，N位则需要比较N次。当比较器的两个输入的电压无限接近时，比较器输出延时超过一个时钟周期，将会导致ADC无法检测到正确的比较器输出，进而导致ADC无法正常工作。

请参见图1，是现有技术一种SAR ADC的电路结构原理图，PA是比较器的反相输入端，输入DAC(Digital-to-Analog Converter，数模变换器)的输出；PB是比较器的同相输入端，输入待转换的模拟信号；SAR ADC首先将逐次比较寄存器最高置1，指示DAC输出对应的电压信号至比较器的反相输入端，与比较器同相输入端输入的待转换模拟电压信号Vi进行比较，如果Vi大于DAC输出的电压信号，则比较器输出为二进制数“1”，反之，比较器输出二进制数“0”。依次比较直到最后一位，此时，最终锁存数据并输出，最终输出的数据即Vi对应的数字信号。

请参见图2，示出了图1所示电路中各个关键点的波形图，ADC_CLK是ADC的时钟周期，每个时钟周期内只比较一次；PA是比较器的反相输入端的波形图；PB是比较器的同相输入端的波形图；COMP是比较器的输出端的波形图；CAP_PULSE是触发器D1的控制时钟信号；LATCH_PULSE是锁存器D2的控制时钟信号，当LATCH_PULSE脉冲出现上升沿时，触发锁存器锁存D1的Q0输出的数据；如图2所示，上一时钟周期内COMP＝1，本时钟周期内，PA端的电压略大于PB端的电压，而且PA和PB的电压非常接近，这种情况下，比较器的输出应该是COMP＝0，但是，比较器比较PA端和PB端电压的大小需要很长时间超过一个时钟周期；此时，D1触发器检测到比较器的输出实际时上一时钟周期的输出COMP＝1，当LATCH_PULSE脉冲出现上升沿时，D1触发器将上一时钟周期的数据输入到锁存器D2中，导致锁存器D2锁存的数据错误，进而导致ADC无法正常工作。

技术实现要素：

有鉴于此，本申请提供一种ADC内比较器延时校正电路、方法及ADC，以解决当比较器的两个输入端输入的电压无限接近时，模数转换转换机器无法正常工作的技术问题，本申请提供如下技术方案：

第一方面，本发明提供一种模数转换器ADC内比较器延时校正电路，所述ADC包括数模转换器DAC、比较器和数据寄存器，所述数据寄存器包括多级锁存器；所述DAC的第一输入端连接所述数据寄存器的输出端，第二输入端输入基准电压信号，输出端连接所述比较器的反相输入端，所述比较器的同相输入端输入待转换电压信号，所述ADC内比较器延时校正电路包括：逻辑电路和时钟产生电路，其中，每级所述锁存器连接一个所述逻辑电路；

每个所述逻辑电路的第一输入端连接所述比较器的输出端，所述逻辑电路的第二输入端连接所述时钟产生电路的第一输出端，所述逻辑电路的输出端连接所述逻辑电路同一级的所述锁存器的控制端；所述锁存器的输入端输入预设电平信号，所述锁存器的时钟控制端连接所述时钟产生电路的第二输出端；

所述逻辑电路，用于控制所述锁存器在当前ADC时钟周期初始的预设时长内输出预设电平信号，且在所述预设时长之后，控制所述锁存器锁存所述比较器的输出；

所述时钟产生电路的输入端输入ADC时钟周期信号，所述第一输出端输出第一时钟信号，所述第二输出端输出第二时钟信号。

可选地，所述预设电平信号是高电平信号。

可选地，所述锁存器为D触发器；

所述D触发器的输入端为所述锁存器的输入端，用于输入所述预设电平信号；所述D触发器的输出端为所述锁存器的输出端，所述D触发器的时钟控制端为所述锁存器的时钟控制端，所述D触发器的复位端为所述锁存器的控制端。

可选地，所述逻辑电路包括或非逻辑电路；

所述或非逻辑电路的第一输入端是所述逻辑电路的第一输入端，所述或非逻辑电路的第二输入端是所述逻辑电路的第二输入端，所述或非逻辑电路的输出端是所述逻辑电路的输出端。

可选地，所述时钟产生电路包括脉冲产生电路，以及与所述脉冲产生电路连接的延时电路；

所述脉冲产生电路的输入端是所述时钟产生电路的输入端，所述脉冲产生电路的输出端是所述时钟产生电路的第一输出端，所述延时电路的输出端是所述时钟产生电路的第二输出端；

所述脉冲产生电路，用于根据所述ADC时钟周期信号产生一定宽度的脉冲信号；

所述延时电路，用于将所述脉冲产生电路输出的脉冲信号延迟预设时间输出。

第二方面，本发明提供一种模数转换器ADC，包括：数模转换器DAC、比较器、数据寄存器和逻辑电路，所述数据寄存器包括多级锁存器，每级所述锁存器连接一个所述逻辑电路；

所述DAC的第一输入端连接所述数据寄存器的输出端，第二输入端输入基准电压信号，输出端连接所述比较器的反相输入端；所述比较器的同相输入端输入待转换电压信号；

每个所述逻辑电路的第一输入端连接所述比较器的输出端，所述逻辑电路的第二输入端连接所述时钟产生电路的第一输出端，所述逻辑电路的输出端连接所述逻辑电路同一级的所述锁存器的控制端；所述锁存器的输入端输入预设电平信号，所述锁存器的时钟控制端连接所述时钟产生电路的第二输出端；

所述逻辑电路，用于控制所述锁存器在当前ADC时钟周期初始的预设时长内输出预设电平信号，且在所述预设时长之后，控制所述锁存器锁存所述比较器的输出；

所述时钟产生电路的输入端输入ADC时钟周期信号，所述第一输出端输出第一时钟信号，所述第二输出端输出第二时钟信号。

第三方面，本发明提供一种模数转换器ADC内比较器延时校正方法，应用于ADC内，所述ADC包括数模转换器DAC、比较器、数据寄存器和逻辑电路，所述数据寄存器包括多级锁存器，每级所述寄存器对应一个所述逻辑电路；所述方法包括：

在当前ADC时钟周期内初始的预设时长内，所述逻辑电路产生第一电平信号，并将所述第一电平信号提供给所述数据寄存器内与所述逻辑电路处于同一级的锁存器，以使所述锁存器在所述预设时长内输出预设电平信号；

在当前ADC时钟周期初始的预设时长之后，所述逻辑电路根据所述比较器的输出信号输出第二电平信号，并将所述第二电平信号提供给所述锁存器，以使所述锁存器在所述预设时长之后锁存所述比较器的输出信号。

可选地，所述预设电平信号为高电平信号。

可选地，所述在当前ADC时钟周期内初始的预设时长内，所述逻辑电路产生第一电平信号，包括：

在当前ADC时钟周期初始的预设时长内，所述逻辑电路根据第一输入端输入的高电平信号输出低电平信号；

所述在当前ADC时钟周期初始的预设时长之后，所述逻辑电路根据所述比较器的输出信号输出第二电平信号，包括：

在当前ADC时钟周期初始的预设时长之后，当所述比较器输出高电平信号时，所述逻辑电路输出低电平信号；

在当前ADC时钟周期初始的预设时长之后，当所述比较器输出低电平信号时，所述逻辑电路输出高电平信号。

可选地，所述逻辑电路的输出信号输入至所述锁存器的复位端，所述方法还包括：

在当前ADC时钟周期初始的预设时长之后，当所述逻辑电路输出高电平信号时，控制所述锁存器输出低电平信号；当所述逻辑电路输出低电平信号时，控制所述锁存器输出高电平信号。

经由上述的技术方案可知，与现有技术相比，本申请提供的ADC内比较器延时校正电路，在数据寄存器内设置与锁存器相连的逻辑电路，逻辑电路在当前ADC时钟周期初始的预设时长内，控制锁存器输出预设电平信号；在预设时长之后，锁存器的输出取决于比较器输出。这样，在每个ADC时钟周期的初始阶段都能使相应位的锁存器强制输出与输入信号相同的电平信号，即，保证相应位的锁存器输出为假设的预设电平信号而不受上一时钟周期的比较器输出延时的影响，也即，ADC的下一位转换不受上一位比较结果输出延时的影响，从而保证ADC正常工作。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1示出了现有的一种SAR ADC的电路结构原理图；

图2示出图1所示电路的各关键点的波形图；

图3示出了本申请实施例一种ADC内的比较器延时校正电路的示意图；

图4示出了本发明实施例一种具体的ADC电路原理示意图；

图5示出了图4所示电路各个关键点对应的波形示意图；

图6示出了本发明实施例一种ADC内比较器延时校正方法的流程图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

请参见图3，示出了本申请实施例一种ADC内的比较器延时校正电路的示意图，该电路应用于SAR ADC中，如图3所示，该电路包括数字模拟转换器(DAC)100、比较器200、数据寄存器300和时钟产生电路400，每个数据寄存器300包括多级寄存器，每级寄存器均包括逻辑电路310和锁存器320。

数据寄存器300，用于产生为DAC输入的二进制数据，同时，锁存住比较器的输出结果；数据寄存器300内包含的触发器数量与ADC的位数相同。

DAC100，用于根据输入的基准电压V_REF，以及输入的二进制数据，输出相应的模拟电压信号并输入至比较器200的反相输入端。

比较器200的同相输入端输入待转换电压信号，并与反相输入端输入的电压信号进行比较，得到比较结果，比较结果锁存内数据寄存器300的相应位。

下面简单介绍ADC的工作原理：

首先，假设数据寄存器300内最高位是二进制“1”，其它位为二进制数“0”，并将该二进制数据提供给DAC，以使DAC根据基准电压输出相应的模拟电压信号。

例如，对于8位ADC而言，第一次假设数据寄存器300的最高位为“1”，则本次锁存器中的数据为“1000 0000”并提供给DAC100，如果DAC100输入的基准电压是V_REF，则DAC100输出的模拟电压为V_REF/2。

DAC100输出的电压信号传输至比较器200的反相输入端，比较器200比较待转换电压信号和反相输入端输入的电压信号，如果待转换电压信号大于DAC输出的电压信号，则比较器200输出为高电平，并将该高电平锁存入数据寄存器300的最高位，即，数据寄存器的最高位最终为“1”；反之，如果待转换电压信号小于DAC输出的电压信号，则比较器200输出低电平，并将该低电平信号锁存入数据寄存器300的最高位，即，数据寄存器300的最高位最终为“0”。

然后，假设数据寄存器300的次高位为“1”，重复上述的最高位为“1”的过程，最终得到次高位的真实数值。逐位重复上述的过程，最终数据寄存器中的数据即待转换电压对应的数字信号。

本发明是对数据寄存器进行改进，在逐次比较时，当逐次比较到某一位时，该位寄存器在ADC时钟周期的预设时长内输出为“1”，即，总能保证下一位寄存器的输入初始阶段内保持为“1”，而不受上一位的比较结果延时影响。

如图3所示，数据寄存器300的每级寄存器均包括一个锁存器320和一个逻辑电路310。

比较器200的输出端连接逻辑电路310的第一输入端，逻辑电路310的第二输入端输入第一时钟信号，逻辑电路310的输出端连接锁存器320的控制端。锁存器320的输入端输入预设电平信号，时钟控制端输入第二时钟信号。锁存器320用于为DAC100提供预设数字信号，然后，锁存比较器的输出结果。

时钟产生电路400输入端输入ADC时钟周期信号，第一输出端输出第一时钟信号，第二输出端输出第二时钟信号。

当前位对应的逻辑电路310在ADC时钟周期初始的预设时长内输出相应的电平信号提供给锁存器320，以使锁存器320在预设时长内输出为预设电平信号；而且，在预设时长之后，锁存器400的输出取决于所述比较器200的输出。

在本发明一种可能的实现方式中，预设电平信号是高电平信号，即，锁存器320的输入端输入高电平信号，通过逻辑电路300使锁存器320在控制时钟到来后的ADC时钟周期初始的预设时长内输出高电平信号。预设时长过后，锁存器320的输出取决于比较器200的输出，如果比较器200输出为高电平信号，则锁存器320输出高电平信号；如果比较器200输出为低电平信号，则锁存器320输出低电平信号。

本实施例提供的ADC内比较器延时校正电路，在数据寄存器内设置与锁存器相连的逻辑电路，逻辑电路使锁存器在控制时钟到来后的ADC时钟周期初始的预设时长内输出与锁存器输入相同的电平信号；在预设时长过后，锁存器的输出取决于比较器输出。这样，在每个ADC时钟周期的初始阶段都能使相应位的锁存器强制输出与输入信号相同的电平信号，即，保证相应位的锁存器输出为假设的预设电平信号而不受上一时钟周期的比较器输出延时的影响，也即，ADC的下一位转换不受上一位比较结果输出延时的影响，从而保证ADC正常工作。

请参见图4，示出了本发明实施例一种具体的ADC电路原理示意图，本实施例中，逻辑电路能够使锁存器在ADC时钟周期初始阶段强制输出高电平信号。

如图4所示，逻辑电路为或非逻辑电路，锁存器为D触发器。

DAC的输出端连接比较器C的反相输入端PA，比较器C的同相输入端PB输入待转换电压信号，比较器C的输出端连接或非逻辑电路的一个输入端。

或非逻辑电路的另一个输入端输入有第一时钟信号，或非逻辑电路的输出端连接D触发器的复位端CLR。该第一时钟信号是ADC时钟周期的初始预设时长内为高电平的脉冲信号。

D触发器的输入端输入高电平信号VDD，输出端Q为ADC某一位的输出；D触发器的时钟控制端输入第二时钟信号。

优选地，时钟产生电路包括脉冲产生电路410和延时电路420，脉冲产生电路410的输入端输入有ADC时钟周期信号，脉冲产生电路410的输出端连接延时电路420的输入端，同时，脉冲产生电路410的输出端输出第一时钟信号；延时电路420的输出端输出第二时钟信号。即，第二时钟信号比第一时钟信号滞后一段时间。

请参见图5，示出了图4所示电路各个关键点对应的波形示意图，该图仅示出了一个ADC时钟周期的各个信号波形。

ADC_CLK是ADC的时钟周期，每个时钟周期内只比较一次；PA是比较器C的反相输入端的波形图；PB是比较器C的同相输入端的波形图；COMP是比较器C的输出端的波形图；CAP_PULSE是D触发器的控制时钟信号，CAP_PULSE0是或非逻辑电路输入的第一时钟信号；

结合图4和图5，在ADC_CLK为高电平期间，t0-t2时间段CAP_PULSE0为高电平，即或非逻辑电路的一个输入端为“1”，此时，无论COMP是高电平还是低电平，或非逻辑电路输出总为低电平；此时，D触发器的CLR输入为低电平，其中，D触发器的CLR端是高电平有效(即，当CLR端输入高电平时，D触发器输出端输出为“0”)，因此，D触发器的输出端Q保持为输入端的电平信号VDD，即，在t0-t2时间段内，无论比较器的输出如何，D触发器的输出都是VDD。

在t2时刻之后，CAP_PULSE0为低电平，即或非逻辑电路的一个输入端为“0”，此时，或非逻辑电路的输出取决于另一个输入端(COMP)；如果COMP为高电平，则或非逻辑电路输出为低电平，CLR端输入为低电平，D触发器输出端与其输入端相同，为高电平VDD；如果COMP为低电平，则或非逻辑电路输出为高电平，D触发器的CLR端输入的电平有效，因此，D触发器输出为“0”。可见t2时刻之后，D触发器的输出取决于比较器的输出COMP，如果COMP为高电平，则D触发器输出高电平；如果COMP为低电平，则D触发器输出低电平，即，利用D触发器锁存比较器的输出结果。

优选地，CAP_PULSE比CAP_PULSE0滞后一段时间(即，t1-t0)，这个滞后时间差用以保证或非逻辑电路的输出信号传输到D触发器。

本实施例提供的ADC内比较器延时校正电路，利用逻辑电路控制锁存器在ADC时钟周期初始的预设时长内输出与锁存器输入相同的电平信号；在预设时长过后，锁存器的输出取决于比较器输出。这样，在每个ADC时钟周期的初始阶段都能使相应位的锁存器强制输出与输入信号相同的电平信号，即，保证相应位的锁存器输出为假设的预设电平信号，而不受上一时钟周期的比较器输出延时的影响，也即，ADC的下一位转换不受上一位比较结果输出延时的影响，从而保证ADC正常工作。

相应于上述的ADC内比较器延时校正电路实施例，本发明还提供了ADC内比较器延时校正方法实施例。

请参见图6，示出了本发明实施例一种ADC内比较器延时校正方法的流程图，该方法应用于上述的ADC内比较器延时校正电路中，所述ADC包括DAC、比较器、数据寄存器和逻辑电路，所述数据寄存器包括多级锁存器，每级所述寄存器对应一个所述逻辑电路；所述方法包括：

S110，在当前ADC时钟周期内初始的预设时长内，所述逻辑电路产生第一电平信号，并将所述第一电平信号提供给所述数据寄存器内与所述逻辑电路处于同一级的锁存器，以使所述锁存器在所述预设时长内输出预设电平信号。

在本发明一种可能的实现方式中，所述预设电平信号为高电平信号。

在当前ADC时钟周期初始的预设时长内，所述逻辑电路根据第一输入端输入的高电平信号输出低电平信号。

S120，在当前ADC时钟周期初始的预设时长之后，所述逻辑电路根据所述比较器的输出信号输出第二电平信号，并将所述第二电平信号提供给所述锁存器，以使所述锁存器在所述预设时长之后锁存所述比较器的输出信号。

在当前ADC时钟周期初始的预设时长之后，当所述比较器输出高电平信号时，所述逻辑电路输出低电平信号，所述锁存器输出高电平信号；当所述比较器输出低电平信号时，所述逻辑电路输出高电平信号，所述锁存器输出低电平信号。

本实施例提供的ADC内比较器延时校正方法，在数据寄存器内设置与锁存器相连的逻辑电路，在当前ADC时钟周期初始的预设时长内逻辑电路控制锁存器输出预设电平信号；在预设时长之后，锁存器的输出取决于比较器输出。这样，在每个ADC时钟周期的初始阶段都能使相应位的锁存器强制输出与输入信号相同的电平信号，即，保证相应位的锁存器输出为假设的预设电平信号而不受上一时钟周期的比较器输出延时的影响，也即，ADC的下一位转换不受上一位比较结果输出延时的影响，从而保证ADC正常工作。

对于前述的各方法实施例，为了简单描述，故将其都表述为一系列的动作组合，但是本领域技术人员应该知悉，本申请并不受所描述的动作顺序的限制，因为依据本申请，某些步骤可以采用其他顺序或者同时进行。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作和模块并不一定是本申请所必须的。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。

最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

为了描述的方便，描述以上装置时以功能分为各种单元分别描述。当然，在实施本申请时可以把各单元的功能在同一个或多个软件和/或硬件中实现。

通过以上的实施方式的描述可知，本领域的技术人员可以清楚地了解到本申请可借助软件加必需的通用硬件平台的方式来实现。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在存储介质中，如ROM/RAM、磁碟、光盘等，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本申请各个实施例或者实施例的某些部分所述的方法。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。