一种基于1T1R器件的计算阵列、运算电路及操作方法与流程

本发明属于微电子器件领域，更具体地，涉及一种基于1T1R器件的计算阵列、运算电路及操作方法。

背景技术：

大数据时代，通过纳米晶体管逻辑器件尺寸微缩来提高计算性能的集成电路摩尔定律已难以延续，传统冯·诺依曼计算架构中存储与计算分离的瓶颈问题凸显，现有架构和器硬件无法满足信息爆炸式增长对超强计算能力的需求。

阻变存储器RRAM(Resistive Random Access Memory)具有低功耗、高速度、高集成度、兼具信息存储与计算功能等特性，可以突破现有电子器件发展中摩尔定律的限制，因而被广泛用于提高计算机数据处理速度的解决方案中；现有的工业化集成技术主要通过1T1R器件结构对阻变存储器 RRAM进行应用。

中国发明专利ZL 2014203325960提出了一种非易失性布尔逻辑运算电路及其操作方法，该专利基于一种背靠背RRAM结构实现了非易失性布尔逻辑完备集，但是无法实现电路级联、电路集成以及更复杂的计算功能。

技术实现要素：

针对现有技术的缺陷和改进需求，本发明提出了一种基于1T1R器件的计算阵列、运算电路及操作方法，其目的在于实现非易失性布尔逻辑运算完备集，并实现更多更复杂的计算功能，同时提高运算电路的兼容性并简化操作方法。

为实现上述目的，按照本发明的第一方面，提供了一种基于1T1R器件的计算阵列，包括：1T1R阵列以及外围电路；1T1R阵列用于实现运算并存储运算结果，外围电路用于传输数据及控制信号，从而控制1T1R阵列的运算及存储过程。

1T1R阵列包括以阵列形式排布的1T1R器件、字线WL(Write Line)、位线BL(Bit Line)以及源线SL(Source Line)；1T1R器件的电阻状态包括：高阻态H(High Resistance)和低阻态L(Low Resistance)；1T1R器件通过不同的电阻状态实现对信息的存储和处理；位于同一行的1T1R器件连接至同一位线，位于同一列的1T1R器件连接至相同的位线及源线，通过对字线WL、位线BL以及源线SL施加不同的信号以实现不同的运算并存储运算结果。

1T1R器件包括一个晶体管和一个阻变元件；晶体管包括：基底、源极、漏极、绝缘层以及栅极，源极与源线SL相连接，栅极与字线WL相连接；阻变元件包括两端电极，其中一端电极与位线BL相连接，另一端电极与晶体管的漏极相连接；阻变元件具有堆叠结构，且具有非易失性电阻转变特性。

1T1R器件的电阻状态在外加信号激励的作用下能够发生可逆的电阻状态转变，即在一种外加信号激励方式下，1T1R器件的电阻状态可以从高阻态转变为低阻态，在另一种外加信号激励方式下，1T1R器件的电阻状态可以从低阻态转变为高阻态；利用1T1R器件的两种电阻状态即可实现对信息的存储和处理。

结合本发明的第一方面，在本发明第一方面的第一种实施方式中，1T1R 器件的阻变元件为阻变存储器RRAM(Resistive Random Access Memory)；阻变存储器包括：上电极、功能层和下电极；上电极与位线BL相连接，下电极与晶体管漏极相连接。

外围电路包括：状态控制器、字线译码器、源线译码器、位线译码器、信号放大器、控制信号调制解调器以及数据传输电路，其中：

状态控制器具有数据输入输出端Data、地址输入端Address、时钟信号输入端CLK、结果输入端、字线输出端、位线输出端、源线输出端以及次级输出端；状态控制器的数据输入输出端Data一方面用于输入计算数据，另一方面用于输出计算结果，状态控制器的地址输入端Address用于输入选定特定器件的地址信息，状态控制器的时钟信号输入端CLK用于输入控制计算时序的时钟信号，结果输入端用于输入上级电路产生的计算结果；状态控制器根据输入的数据、地址信息、时钟信号以及计算结果产生控制信号，或者输出最终的计算结果；

字线译码器的输入端连接至状态控制器的字线输出端，字线译码器的输出端连接至1T1R阵列的字线；字线译码器对状态控制器产生的控制信号进行译码后，得到字线控制信号，并将字线控制信号通过1T1R阵列的字线输入到1T1R器件；

位线译码器的输入端连接至状态控制器的位线输出端，位线译码器的输出端连接至1T1R阵列的位线；位线译码器对状态控制器产生的控制信号进行译码后，得到位线控制信号，并将位线控制信号通过1T1R阵列的位线输入到1T1R器件；

源线译码器的输入端连接至状态控制器的源线输出端，源线译码器的输出端连接至1T1R阵列的源线；源线译码器对状态控制器产生的控制信号进行译码后，得到源线控制信号，并将源线控制信号通过1T1R阵列的源线输入到1T1R器件；

字线控制信号、位线控制信号以及源线控制信号到共同施加到1T1R阵列，实现对1T1R阵列中1T1R器件状态的控制；

信号放大器的输入端连接至1T1R阵列的位线；在读取1T1R阵列中存储的数据信息时，信号放大器将获取的1T1R器件存储的电阻信号转变为电压信号后输出到控制信号调制解调器；

控制信号调制解调器的第一输入端连接至状态控制器的次级输出端，控制信号调制解调器的第二输入端连接至信号放大器的输出端；控制信号调制解调器对状态控制器产生的控制信号进行译码，得到下一级电路的控制信号，或者直接对信号放大器输出的数据电压信号进行传输；下一级电路为同一1T1R阵列中的下一个1T1R器件，或者为计算阵列中的下一个 1T1R阵列；

数据传输电路的输入端连接至控制信号调制解调器的输出端；数据传输电路将控制信号调制解调器输出的数据电压信号通过状态控制器的结果输入端反馈输出给状态控制器，或者将控制信号调制解调器输出的控制信号分别传输给下一级电路的字线译码器、位线译码器以及源线译码器。

状态控制器的数据输入输出端Data、地址输入端Address以及时钟信号输入端CLK分别作为计算阵列的数据输入输出端、地址输入端以及时钟信号输入端。

基于1T1R器件的计算阵列以外加电压脉冲作为输入信号来进行逻辑运算，以1T1R器件最终的电阻状态表征逻辑运算的结果；逻辑运算的结果能够非易失地存储在器件的电阻状态中，通过小电流(一般在纳安级)或者小电压(一般在0.2V以下)的读信号可以将该电阻状态读出，通过施加一定幅值和脉宽的电压脉冲对该电阻信号进行擦除。

1T1R计算阵列通过对1T1R阵列的字线、源线以及位线施加不同的电压脉冲信号在1T1R器件上实现布尔逻辑运算。1T1R器件的初始化电阻状态定义为逻辑信号I，并且1T1R器件的初始化电阻状态为高阻态时I＝0， 1T1R器件的初始化电阻状态为低阻态时I＝1；字线电平电压定义为逻辑信号V_WL，并且给字线施加零电平脉冲时V_WL＝0，给字线施加正向电压脉冲时V_WL＝1；位线电平电压定义为逻辑信号V_BL，并且给位线施加零电平脉冲时V_BL＝0，给位线施加正向电压脉冲时，V_BL＝1；源线电平电压定义为逻辑信号V_SL，并且给源线施加零电平脉冲时V_SL＝0，给源线施加正向电压脉冲时V_SL＝1；1T1R器件上的逻辑运算结果非易失性地存储在1T1R器件中，读取1T1R器件上存储的信息时，1T1R器件的电阻状态定义为逻辑信号R，并且当1T1R器件的电阻状态为高阻态时R＝0，当1T1R器件的电阻状态为低阻态时R＝1；逻辑信号I、逻辑信号V_WL、逻辑信号V_BL、逻辑信号V_SL以及逻辑信号R之间的逻辑关系为：

1T1R计算阵列在单个1T1R器件上实现布尔逻辑运算，具体包括如下步骤：

(1)对1T1R器件进行初始化处理，获取逻辑信号I；

(2)分别对字线、源线及位线施加电压脉冲信号，获取逻辑信号V_WL、逻辑信号V_SL以及逻辑信号V_BL；

(3)读取逻辑运算结果，即逻辑信号R。

通过控制逻辑信号I、V_WL、V_BL以及V_SL的值，可以实现以下16种布尔逻辑运算：

逻辑0的实现：I＝0，V_WL＝0，V_BL＝p，V_SL＝q；

逻辑1的实现：I＝1，V_WL＝0，V_BL＝p，V_SL＝q；

p逻辑的实现：I＝p，V_WL＝0，V_BL＝0，V_SL＝q；

p逻辑的实现：I＝q，V_WL＝0，V_BL＝0，V_SL＝p；

逻辑的实现：V_WL＝0，V_BL＝p，V_SL＝q；

逻辑的实现：V_WL＝0，V_BL＝p，V_SL＝q；

p+q逻辑的实现：I＝p，V_WL＝1，V_BL＝p，V_SL＝0；

逻辑的实现：I＝1，V_WL＝p，V_BL＝0，V_SL＝q；

p·q逻辑的实现：I＝0，V_WL＝p，V_BL＝q，V_SL＝0；

逻辑的实现：V_WL＝p，V_BL＝q，V_SL＝1；

逻辑的实现：I＝1，V_WL＝1，V_BL＝p，V_SL＝q；

逻辑的实现：I＝1，V_WL＝p，V_BL＝q，V_SL＝1；

逻辑的实现：I＝q，V_WL＝1，V_BL＝0，V_SL＝p；

逻辑的实现：I＝p，V_WL＝1，V_BL＝0，V_SL＝q；

逻辑的实现：I＝p，V_WL＝q，V_SL＝p；

逻辑的实现：V_WL＝p，V_BL＝q，

更进一步地，通过字线输入逻辑信号V_WL＝1，通过位线输入逻辑信号 V_BL＝V_read，通过源线输入逻辑信号V_SL＝0，可以读取1T1R器件上存储的逻辑信号；其中V_read为读取1T1R器件的电阻状态时施加的电压脉冲信号。

本发明中，与I、V_WL、V_BL以及V_SL相类似的符号均用于表示相同概念的逻辑信号，仅通过不同的下标区分不同的1T1R器件所对应的信号。

按照本发明的第二方面，提供了一种基于计算阵列的运算电路，用于实现一位全加器，具体地，根据输入的逻辑信号a、逻辑信号b和低位进位 c₀计算和值s₀以及高位进位c₁；运算电路包括：1T1R阵列A₁、1T1R阵列 A₂以及1T1R阵列A₃；1T1R阵列A₁包括1个1T1R器件R_b，用于计算并存储中间数据R_b对应的字线信号为V_WLb，R_b对应的位线信号为V_BLb， R_b对应的源线信号为V_SLb；1T1R阵列A₂包括1个1T1R器件R_c，用于计算并存储高位进位c₁，R_c对应的字线信号为V_WLc，R_c对应的位线信号为 V_BLc，R_c对应的源线信号为V_SLc；1T1R阵列A₃包括1个1T1R器件R_s，用于计算并存储和值s₀，R_s对应的字线信号为V_WLs，R_s对应的位线信号为V_BLs， R_s对应的源线信号为V_SLs；1T1R阵列A₁计算所得的中间数据和1T1R阵列A₂计算所得的进位信息c₁通过信号放大器和控制信号调制解调器实现信号转变，并通过数据传输电路传输给1T1R阵列A₃。

结合本发明的第二方面，本发明还提供了一种基于计算阵列的运算电路的操作方法，包括如下步骤：

(S1-1)输入逻辑信号V_WLc＝1、V_BLc＝c₀以及将输入的逻辑信号c₀写入到1T1R阵列A₂的R_c中；输入逻辑信号V_WLb＝1、V_BLb＝a₀以及将输入的逻辑信号a₀写入到1T1R阵列A₁的R_b中；输入逻辑信号V_WLs＝1、V_BLs＝a₀以及将输入的逻辑信号a₀写入到1T1R阵列A₃的R_s中；

(S1-2)输入逻辑信号V_WLc＝1、V_BLc＝a₀以及计算高位进位 c₁＝a₀·b₀+a₀·c₀+c₀·b₀，并将c₁存储到1T1R阵列A₂的R_c中；输入逻辑信号V_WLb＝b₀、以及V_SLb＝a₀，计算中间结果并将存储到1T1R阵列A₁的R_b中；输入逻辑信号V_WLs＝b₀、以及V_SLs＝a₀，计算中间结果并将存储到1T1R阵列A₃的R_s中；

(S1-3)读取1T1R阵列A₂的R_c中存储的逻辑信号c₁；读取1T1R阵列A₁的R_b中存储的逻辑信号输入逻辑信号V_WLs＝c₀、以及计算和值并将和值s₀存储在1T1R阵列A₃的R_s中；

(S1-4)读取1T1R阵列A₃的R_s中存储的逻辑信号s₀。

按照本发明的第三方面，提供了一种基于计算阵列的运算电路，用于实现多位逐位进位加法器，具体地，根据输入的数据a_0～n-1和b_0～n-1以及进位信息c₀，计算和值s_0～n-1以及进位信息c_n，n表示运算数据的位数；运算电路包括：1T1R阵列D₁、1T1R阵列D₂以及1T1R阵列D₃；1T1R阵列D₁包括n个1T1R器件R_0b～R_(n-1)b，用于存储计算中间结果R_0b～R_(n-1)b对应的字线控制信号为V_WL0b～V_WL(n-1)b，R_0b～R_(n-1)b对应的位线控制信号分别为 V_BL0b～V_BL(n-1)b，R_0b～R_(n-1)b对应的源线控制信号分别为V_SL0b～V_SL(n-1)b；1T1R 阵列D₁用于数据备份；1T1R阵列D₂包括1个1T1R器件R_n，用于计算并存储进位信息c_i(i的取值为0～n)，R_n对应的字线控制信号为V_WLn，R_n对应的位线控制信号为V_BLn，R_n对应的源线控制信号为V_SLn；1T1R阵列D₃包括n个1T1R器件R₀～R_n-1，用于计算并存储加法运算结果s_0～n-1，R₀～R_n-1对应的字线控制信号为V_WL0～V_WL(n-1)，R₀～R_n-1对应的位线控制信号为 V_BL0～V_BL(n-1)，R₀～R_n-1对应的源线控制信号为V_SL0～V_SL(n-1)；1T1R阵列D₁计算所得的中间数据和1T1R阵列D₂计算所得的进位信息c_i通过信号放大器和控制信号调制解调器实现信号转变，并通过数据传输电路传输给 1T1R阵列D₃。

结合本发明的第三方面，本发明还提供了一种基于计算阵列的运算电路的操作方法，包括如下步骤：

(S2-1)输入逻辑信号V_WL0～(n-1)＝1、V_BL0～(n-1)＝a_0～n以及将输入的运算数据a_0～n-1写入1T1R阵列D₃的R₀～R_n-1中；输入逻辑信号 V_WLn＝1、V_BLn＝c₀以及将输入的进位信息c₀写入到1T1R阵列D₂的R_n中，同时保证1T1R阵列D₁与1T1R阵列D₃的字线输入信号、位线输入信号以及源线输入信号对应相同；

(S2-2)输入逻辑信号V_WL0～(n-1)＝b_0～n-1、以及V_SL0～(n-1)＝a_0～n-1，计算中间结果并将存储到1T1R阵列D₃的R₀～R_n-1中；输入逻辑信号V_{WL0b～(n-1)b}＝b_0～n-1、以及V_{SL0b～(n-1)b}＝a_0～n-1，计算中间结果并将存储到1T1R阵D₁的R_0b～R_(n-1)b中；输入逻辑信号 V_WLn＝1、V_BLn＝a₀以及计算进位信息c₁＝a₀·b₀+a₀·c₀+c₀·b₀，并将c₁存储到1T1R阵列D₂的R_n中；

(S2-3)读取1T1R阵列D₁的R_0b中存储的逻辑信号读取1T1R阵列D₁的R_1b中存储的逻辑信号输入逻辑信号V_WL0＝c₀、V_WL1＝c₁、V_WL2～n-1＝0、V_BL2～n-1＝0、以及V_SL2～n-1＝0，计算并将s₀存储于1T1R阵列D₃的R₀中，将s₁存储于1T1R阵列D₃的R₁中；

(S2-4)用i表示运算数据或运算结果中的第i位，给i赋初始值i＝2；

(S2-5)输入逻辑信号V_WLn＝1、V_BLn＝a_i-1以及计算进位信息c_i＝a_i-1·b_i-1+a_i-1·c_i-1+c_i-1·b_i-1，并将进位信息c_i存储到1T1R阵列D₂的 R_n中；

(S2-6)读取1T1R阵列D₁的R_ib中存储的逻辑信号输入逻辑信号V_WL0～(i-1)＝0、V_WL2＝c_i、V_{WL(i+1)～(n-1)}＝0、V_BL0～(i-1)＝0、V_{BL(i+1)～(n-1)}＝0、 V_SL0～(i-1)＝0、以及V_{SL(i+1)～(n-1)}＝0，计算并将s_i存储到1T1R 阵列D₃的R_i中；

(S2-7)将i的取值自增1，若i<n-1，则转入步骤(S2-5)；否则，转入步骤(S2-8)；

(S2-8)输入逻辑信号V_WLn＝1、V_BLn＝a_n-2以及计算进位信息c_n-1＝a_n-2·b_n-2+a_n-2·c_n-2+c_n-2·b_n-2，并将进位信息c_n-1存储到1T1R阵列 D₂的R_n中；

(S2-9)读取1T1R阵列D₁的R_(n-1)b中存储的逻辑信息输入逻辑信号V_WL0～(n-2)＝0、V_WL(n-1)＝c_n-1、V_BL0～(n-2)＝0、V_SL0～(n-2)＝0以及计算并将并将s_n-1存储到1T1R阵列D₃的 R_n-1中；

(S2-10)输入逻辑信号V_WLn＝1、V_BLn＝a_n-1以及计算 c_n＝a_n-1·b_n-1+a_n-1·c_n-1+c_n-1·b_n-1，并将c_n存储到1T1R阵列D₂的R_n中。

按照本发明的第四方面，提供了一种基于计算阵列的运算电路，用于实现优化的多位逐位进位加法器，具体地，根据输入的数据a_0～n-1和b_0～n-1以及进位信息c₀，计算和值s_0～n-1及进位信息c_n，n表示运算数据的位数；运算电路包括：1T1R阵列E₁、1T1R阵列E₂以及1T1R阵列E₃；1T1R阵列E₁包括n个1T1R器件R_0b～R_(n-1)b，用于保存计算数据R_0b～R_(n-1)b对应的字线控制信号为V_WL0b～V_WL(n-1)b，R_0b～R_(n-1)b对应的位线控制信号分别为V_BL0b～V_BL(n-1)b，R_0b～R_(n-1)b对应的源线控制信号分别为V_SL0b～V_SL(n-1)b；1T1R 阵列E₁用于数据备份；1T1R阵列E₂包括(n+1)个1T1R器件R_0c～R_nc，用于计算并存储进位数据c_i(i的取值为0～n)，R_0c～R_nc对应的字线控制信号为 V_WL0c～V_WLnc，R_0c～R_nc对应的位线控制信号分别为V_BL0c～V_BLnc，R_0c～R_nc对应的源线控制信号分别为V_SL0c～V_SLnc；1T1R阵列E₃包括n个1T1R器件R₀～R_n-1，用于计算并存储加法运算结果s_0～n-1，R₀～R_n-1对应的字线控制信号为 V_WL0～V_WL(n-1)，R₀～R_n-1对应的位线控制信号为V_BL0～V_BL(n-1)，R₀～R_n-1对应的源线控制信号为V_SL0～V_SL(n-1)；1T1R阵列E₁计算所得的中间数据和1T1R 阵列E₂计算所得的进位信息c_i通过信号放大器和控制信号调制解调器实现信号转变，并通过数据传输电路传输给1T1R阵列E₃。

结合本发明的第四方面，本发明还提供了一种基于计算阵列的运算电路的操作方法，包括如下步骤：

(S3-1)输入逻辑信号V_WL0～(n-1)＝1、V_BL0～(n-1)＝a_0～n-1以及将输入的运算数据a_0～n-1存储到1T1R阵列E₃的R₀～R_n-1中；输入逻辑信号 V_{WL0b～(n-1)b}＝1、V_{BL0b～(n-1)b}＝a_0～n-1以及将输入的运算数据a_0～n-1写入1T1R阵列E₁的R_0b～R_(n-1)b中；输入逻辑信号V_WL0c～nc＝1、V_BL0c～nc＝c₀以及将输入的进位信息c₀写入到1T1R阵列E₂的R_0c～R_nc中；

(S3-2)输入逻辑信号V_WL0～n-1＝b_0～n-1、以及V_SL0～(n-1)＝a_0～n-1，计算并将存储到1T1R阵列E₃的R₀～R_n-1中；输入逻辑信号V_{WL0b～(n-1)b}＝b_0～n-1、以及V_{SL0b～(n-1)b}＝a_n，计算并将存储到1T1R阵列E₁的R_0b～R_(n-1)b中；输入逻辑信号V_WL0c＝0、 V_WL1c～nc＝1、V_BL0c～nc＝a₀以及计算进位信息c₁＝a₀·b₀+a₀·c₀+c₀·b₀，并将c₁存储到1T1R阵列E₂的R_1c～nc中；

(S3-3)读取1T1R阵列E₁的R_0b中存储的逻辑信号读取1T1R阵列E₁的R_1b中存储的逻辑信号输入逻辑信号V_WL0＝c₀、V_WL1＝c₁、 V_WL2～(n-1)＝0、V_BL2～(n-1)＝0、以及V_SL2～(n-1)＝0，计算并将s₀存储到1T1R阵列E₃的R₀中，将s₁存储到1T1R阵列E₃的R₁中；输入逻辑信号V_WL0c～1c＝0、V_WL2c～nc＝1、 V_BL0c～nc＝a₁以及计算进位信息c₂＝a₁·b₁+a₁·c₁+c₁·b₁，并将 c₂存储到1T1R阵列E₂的R_2c～nc中；

(S3-4)用i表示运算数据或运算结果中的第i位，给i赋初始值i＝2；

(S3-5)读取1T1R阵列E₁的R_ib中存储的逻辑信号输入逻辑信号 V_WL0～(i-1)＝0、V_WLi＝c_i、V_{WL(i+1)～(n-1)}＝0、V_BL0～(i-1)＝0、V_{BL(i+1)～(n-1)}＝0、 V_SL0～(i-1)＝0、以及V_{SL(i+1)～(n-1)}＝0，计算并将s_i存储到1T1R 阵列E₃的R_i中；输入逻辑信号V_WL0c～ic＝0、V_{WL(i+1)c～nc}＝1、V_BL0c～nc＝a_i以及计算进位信息c_i+1＝a_i·b_i+a_i·c_i+c_i·b_i，并将c_i+1存储到1T1R 阵列E₂的R_(i+1)c～nc中；

(S3-6)将i的取值自增1，若i<n-1，则转入步骤(S3-5)；否则，转入步骤(S3-7)；

(S3-7)读取1T1R阵列E₁的R_(n-1)b中存储的逻辑信号输入逻辑信号V_WL0～(n-2)＝0、V_WL(n-1)＝c_n-1、V_BL0～(n-2)＝0、以及V_SL0～(n-2)＝0以及计算并将并将s_n-1存储到1T1R阵列E₃的R_n-1中；输入逻辑信号V_{WL0c～(n-1)c}＝0、V_WLnc＝1、V_BL0c～nc＝a_n-1以及计算进位信息c_n＝a_n-1·b_n-1+a_n-1·c_n-1+c_n-1·b_n-1，并将c_n存储在1T1R 阵列E₂的R_nc中。

按照本发明的第五方面，提供了一种基于计算阵列的运算电路，用于实现二位数据选择器，具体地，输入逻辑信号a、逻辑信号b以及控制信号 Sel，通过控制Sel的取值选择输出逻辑信号a或者逻辑信号b；运算电路包括1T1R阵列F；1T1R阵列F包括1个1T1R器件R，R对应的字线信号为 V_WL，R对应的位线信号为V_BL，R对应的源线信号为V_SL。

结合本发明的第五方面，本发明还提供了一种基于计算阵列的运算电路的操作方法，具体包括如下步骤：

(S4-1)输入逻辑信号V_WL＝1、V_BL＝a以及对1T1R器件R进行初始化，将输入的逻辑信号a写入1T1R阵列F的R中；

(S4-2)输入逻辑信号V_WL＝Sel、V_BL＝b以及输入逻辑信号b 及控制信号Sel，并选择输出逻辑信号out；

逻辑信号a与逻辑信号b仅代表两个独立的逻辑信号；当控制信号 Sel＝0时，输出信号out＝a；当控制信号Sel＝1时，输出信号out＝b。

按照本发明的第六方面，提供了一种基于计算阵列的运算电路，用于实现多位进位选择加法器，具体地，根据输入的数据a_0～n-1和b_0～n-1以及进位信息c₀，计算和值s_0～n-1及进位信息c_n，n表示运算数据的位数，在计算过程中根据每一位的进位信息，选择运算数据对应位的同或运算结果或者异或运算结果作为和值的位信息；运算电路包括1T1R阵列G₁、1T1R阵列 G₂以及1T1R阵列G₃；1T1R阵列G₁包括n个1T1R器件R_0x～R_(n-1)x，用于保存计算数据a_0～n-1与b_0～n-1的同或运算结果X_0～n-1＝a_0～n-1XNOR b_0～n-1， R_0x～R_(n-1)x对应的字线控制信号为V_WL0x～V_WL(n-1)x，R_0x～R_(n-1)x对应的位线控制信号分别为V_BL0x～V_BL(n-1)x，R_0x～R_(n-1)x对应的源线控制信号分别为 V_SL0x～V_SL(n-1)x；1T1R阵列G₂包括(n+1)个1T1R器件R_0c～R_nc，用于计算进位信息c_i(i的取值为0～n)，R_0c～R_nc对应的字线控制信号分别为 V_WL0c～V_WLnc，R_0c～R_nc对应的位线控制信号分别为V_BL0c～V_BLnc，R_0c～R_nc对应的源线控制信号分别为V_SL0c～V_SLnc；1T1R阵列G₃包括n个1T1R器件 R₀～R_n-1，用于计算并存储加法运算结果s_0～n-1，R₀～R_n-1对应的字线控制信号为V_WL0～V_WL(n-1)，R₀～R_n-1对应的位线控制信号为V_BL0～V_BL(n-1)，R₀～R_n-1对应的源线控制信号为V_SL0～V_SL(n-1)；1T1R阵列G₁计算所得的同或运算结果 X_0～n-1和1T1R阵列G₂计算所得的进位信息c_i通过信号放大器和控制信号调制解调器实现信号转变，并通过数据传输电路传输给1T1R阵列G₃。

结合本发明的第六方面，本发明还提供了一种基于计算阵列的运算电路的操作方法，包括如下步骤：

(S5-1)输入逻辑信号V_{WL0x～(n-1)x}＝1、以及V_SL0x～7x＝b_0～n-1，将输入的运算数据b_0～n-1取反后的结果存储到1T1R阵列G₁的R_0x～R_(n-1)x中；输入逻辑信号V_WL0c～nc＝1、V_BL0c～nc＝c₀以及将输入的进位信息c₀存储到1T1R阵列G₂的R_0c～R_nc中；输入逻辑信号V_WL0～(n-1)＝1、 V_BL0～(n-1)＝a_0～n-1以及将输入的运算数据a_0～n-1存储到1T1R阵列G₃的R₀～R_n-1中；

(S5-2)输入逻辑信号V_{WL0x～(n-1)x}＝a_0～n-1、V_{BL0x～(n-1)x}＝b_0～n-1以及计算a_0～n-1与b_0～n-1的同或运算结果X_0～n-1＝a_0～n-1XNOR b_0～n-1，并将同或运算结果X_0～n-1存储于1T1R阵列G₁的R_0x～R_(n-1)x中；输入逻辑信号V_WL0c＝0、V_WL1c～nc＝1、V_BL0c～nc＝a₀以及计算进位信息c₁＝a₀·b₀+ a₀·c₀+c₀·b₀，并将c₁存储到1T1R阵列G₂的R_1c～R_nc中；输入逻辑信号 V_WL0～(n-1)＝b_0～n-1、V_BL0～(n-1)＝a_0～n-1以及计算异或结果并存储于1T1R阵列G₃的R₀～R_n-1中；

(S5-3)输入逻辑信号V_WL0c～1c＝0、V_WL2c～nc＝1、V_BL0c～nc＝a₁以及计算c₂＝a₁·b₁+a₁·c₁+c₁·b₁，并将c₂存储到1T1R阵列G₂的R_2c～R_nc中；输入逻辑信号V_WL0＝c₀、V_WL1＝c₁、V_WL2～(n-1)＝0、V_BL0～(n-1)＝X_0～n-1以及计算s₀和s₁，并将s₀存储到1T1R阵列G₃的R₀中，将s₁存储到1T1R阵列G₃的R₁中；当c₀＝0时，当c₀＝1时，当c₁＝0时，当c₁＝1时，

(S5-4)用i表示运算数据或运算结果中的第i位，给i赋初始值i＝2；

(S5-5)输入逻辑信号V_WL0c～ic＝0、V_{WL(i+1)c～nc}＝1、V_BL0c～nc＝a_i以及计算进位信息c_i+1＝a_i·b_i+a_i·c_i+c_i·b_i，并将c_i+1存储到1T1R阵列G₂的R_(i+1)c～R_nc中；输入逻辑信号V_WL0～_(i-1)＝0、V_WLi＝c_i、V_{WL(i+1)～(n-1)}＝0、 V_BL0～(n-1)＝X_0～n-1以及计算s_i，并将s_i存储到1T1R阵列G₃的R_i中；当c_i＝0时，当c_i＝1时，

(S5-6)将i的取值自增1，若i<n-1，则转入步骤(S5-5)；否则，转入步骤(S5-7)；

(S5-7)输入逻辑信号V_{WL0c～(n-1)c}＝0、V_WLnc＝1、V_BL0c～nc＝a_n-1以及计算c_n＝a_n-1·b_n-1+a_n-1·c_n-1+c_n-1·b_n-1，并将c_n存储到1T1R阵列G₂的R_nc中；输入逻辑信号V_WL0～_(n-2)＝0、V_WL(n-1)＝c_n-1、V_BL0～(n-1)＝X_0～n-1以及计算s_n-1，并将s_n-1存储到1T1R阵列G₃的R_n-1中；当c_n-1＝0 时，当c_n-1＝1时，

按照本发明的第七方面，提供了一种基于计算阵列的运算电路，用于实现多位pre-calculation加法器，具体地，采用提前计算进位信息的方法，根据输入的数据a_0～n-1和b_0～n-1以及进位信息c₀，计算和值s_0～n-1及进位信息 c_n，n表示运算数据的位数；运算电路包括1T1R阵列H₁以及1T1R阵列 H₂；1T1R阵列H₁包括(n+1)个1T1R器件R_0c～R_nc，用于计算进位信息 c_i(i的取值为0～n)，R_0c～R_nc对应的字线控制信号为V_WL0c～V_WLnc，R_0c～R_nc对应的位线控制信号分别为V_BL0c～V_BLnc，R_0c～R_nc对应的源线控制信号分别为V_SL0c～V_SLnc；1T1R阵列H₂包括n个1T1R器件R₀～R_n-1，用于计算并存储加法运算结果s_0～n-1，R₀～R_n-1对应的字线控制信号分别为V_WL0～V_WL(n-1)， R₀～R_n-1对应的位线控制信号为V_BL0～V_BL(n-1)，R₀～R_n-1对应的源线控制信号为V_SL0～V_SL(n-1)；1T1R阵列H₁计算所得的进位信息c_i通过信号放大器和控制信号调制解调器实现信号转变，并通过数据传输电路传输给1T1R阵列 H₂。

结合本发明的第七方面，本发明还提供了一种基于计算阵列的运算电路的操作方法，包括如下步骤：

(S6-1)输入逻辑信号V_WL0c～nc＝1、V_BL0c～nc＝c₀以及将输入的进位信息c₀存储到1T1R阵列H₁的R_0c～R_nc中；输入逻辑信号 V_WL0～(n-1)＝1、V_BL0～(n-1)＝c₀以及将输入的进位信息c₀存储到1T1R 阵列H₂的R₀～R_n-1中；

(S6-2)输入逻辑信号V_WL0c＝0、V_WL1c～nc＝1、V_BL0c～nc＝a₀以及计算c₁＝a₀·b₀+a₀·c₀+c₀·b₀，并将c₁存储到1T1R阵列H₁的R_1c～R_nc中；输入逻辑信号V_WL0～(n-1)＝1、V_BL0～(n-1)＝a₀、V_SL0＝b₀以及计算以及进位信息c₁＝a₀·b₀+a₀·c₀+c₀·b₀，并将s'₀存储到1T1R阵列H₂的R₀中，将c₁存储到1T1R阵列H₂的R₁～R_n-1中；

(S6-3)输入逻辑信号V_WL0c～1c＝0、V_WL2c～nc＝1、V_BL0c～nc＝a₁以及计算c₂＝a₁·b₁+a₁·c₁+c₁·b₁，并将c₂存储在1T1R阵列H₁的R_2c～R_nc中；输入逻辑信号V_WL0～(n-1)＝1、V_BL0＝b₀、V_BL1～(n-1)＝a₁、V_SL0＝c₁、V_SL1＝b₁以及计算以及c₂＝a₁·b₁+ a₁·c₁+c₁·b₁，并将s₀存储在1T1R阵列H₂的R₀中，将s'₁存储在1T1R阵列H₂的R₁中，将c₂存储在1T1R阵列H₂的R₂～R₇中；

(S6-4)用i表示运算数据或运算结果中的第i位，给i赋初始值i＝1；

(S6-5)输入逻辑信号V_{WL0c～(i+2)c}＝0、V_{WL(i+2)c～nc}＝1、V_BL0c～nc＝a_i+1以及计算c_i+2＝a_i+1·b_i+1+a_i+1·c_i+1+c_i+1·b_i+1，并将c_i+2存储在1T1R 阵列H₁的R_(i+2)c～R_nc中；输入逻辑信号V_WL0～(i-1)＝0、V_WLi～(n-1)＝1、V_BL0～(i-1)＝0、 V_BLi＝b_i、V_BL2～7＝a_i+1、V_SL0～(i-1)＝0、V_SLi＝c_i+1、V_SL(i+1)＝b_(i+1)以及计算以及c_i+2＝a_i+1·b_i+1+ a_i+1·c_i+1+c_i+1·b_i+1，并将s_i存储在1T1R阵列H₂的R_i中，将s'_i+1存储在1T1R 阵列H₂的R_i+1中，将c_i+2存储在1T1R阵列H₂的R_i+2～R_n-1中；

(S6-6)将i的取值自增1，若i<n-2，则转入步骤(S6-5)；否则，转入步骤(S6-7)；

(S6-7)、输入逻辑信号V_{WL0c～(n-1)c}＝0、V_WLnc＝1、V_BL0c～nc＝a_n-1以及计算c_n＝a_n-1·b_n-1+a_n-1·c_n-1+c_n-1·b_n-1，并将c_n存储在1T1R 阵列H₁的R_nc中；输入逻辑信号V_WL0～(n-3)＝0、V_{WL(n-2)～(n-1)}＝1、V_BL0～(n-3)＝0、 V_BL(n-2)＝b_n-2、V_BL(n-1)＝a_n-1、V_SL0～(n-3)＝0、V_SL(n-2)＝c_n-1以及计算以及并将s_n-2存储到1T1R阵列H₂的R_n-2中，将s'_n-1存储到1T1R阵列H₂的R_n-1中；

(S6-8)输入逻辑信号V_WL0～(n-2)＝0、V_WL(n-1)＝1、V_BL0～(n-2)＝0、V_BL(n-1)＝b_n-1、 V_SL0～(n-2)＝0以及V_SL(n-1)＝c_n，计算并将s_n-1存储到1T1R 阵列H₂的R_n-1中。

总体而言，通过本发明所构思的以上技术方案，提供了一种基于1T1R 器件的计算阵列，并基于本发明所提供的计算阵列，提供了多种运算电路，具体地，能够取得以下有益效果：

(1)运算电路以基于1T1R器件的计算阵列为基础，在进行逻辑运算的同时，能够将计算结果直接存储在计算阵列的1T1R器件中，实现了计算与存储的融合；

(2)本发明提供的运算电路，在实现16种布尔逻辑运算时，通过两步就可以完成所有的逻辑操作，极大地简化了逻辑电路的设计，降低了集成工艺的复杂性；

(3)通过设置计算阵列中不同的1T1R阵列数，以及1T1R阵列中的 1T1R器件数，结合相应的操作方法，除了可以实现16种基本的布尔逻辑运算，还可以实现一位全加器、多位逐位进位加法器及其优化设计、二位数据选择器、多位进位选择加法器以及多位pre-calculation加法器等复杂运算。

附图说明

图1为本发明实施例提供的基于1T1R器件的计算阵列示意图；

图2为本发明实施例提供的计算阵列中的1T1R阵列示意图；

图3为本发明实施例提供的1T1R器件的三围结构示意图及等效电路示意图；(a)为1T1R器件的三围结构示意图；(b)为1T1R器件的等效电路示意图；

图4为本发明实施例提供的基于计算阵列的一位全加器运算电路的框图及等效电路图；(a)为一位全加器的运算电路框图；(b)为一位全加器运算电路的等效电路图；

图5为本发明实施例提供的基于计算阵列的八位逐位进位加法器运算电路的等效电路图；

图6为本发明实施例提供的基于计算阵列的优化的八位逐位进位加法器运算电路的等效电路图；

图7为本发明实施例提供的基于计算阵列的二位数据选择器运算电路的框图及等效电路图；(a)为二位数据选择器的运算电路的框图；(b) 为二位数据选择器运算电路的等效电路图；

图8为本发明实施例提供的基于计算阵列的八位进位选择加法器运算电路的等效电路图；

图9为本发明实施例提供的基于计算阵列的八位pre-calculation加法器运算电路的等效电路图。

在所有附图中，相同的附图标记用来表示相同的元件或者结构，其中：

100为源线译码器，101为字线译码器，102为位线译码器，103为信号放大器，104为状态控制器，105为控制信号调制解调器，106为数据传输电路，300为位线，301为RRAM上电极，302为RRAM功能层，303为RRAM 下电极，304为源线，305为晶体管栅极，306为晶体管绝缘层，307为晶体管源极，308为晶体管漏极，309为晶体管基底。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。

本发明提供的基于1T1R器件的计算阵列，如图1所示，包括：1T1R 阵列以及外围电路；1T1R阵列用于实现运算并存储运算结果，外围电路用于传输数据及控制信号，从而控制1T1R阵列的运算及存储过程。

1T1R阵列，如图2所示，包括以阵列形式排布的1T1R器件、字线 WL(Write Line)、位线BL(Bit Line)以及源线SL(Source Line)；1T1R 器件通过不同的电阻状态实现对信息的存储和处理；位于同一行的1T1R器件连接至相同的位线，位于同一列的1T1R器件连接至相同的位线及字线，通过对字线WL、位线BL以及源线SL施加不同的信号以实现不同的运算并存储运算结果。

1T1R器件，如图3所示，包括一个晶体管和一个阻变元件；晶体管包括：基底309、源极307、漏极308、绝缘层306以及栅极305；在本实施例中，阻变元件为阻变存储器RRAM(Resistive Random Access Memory)，包括：上电极301、功能层302和下电极303；晶体管的源极307与位线300 相连接，晶体管的栅极305与字线相连接，阻变存储器RRAM的上电极301 与位线300相连接，阻变存储器RRAM的下电极303与晶体管的漏极308 相连接；

1T1R器件的电阻状态包括：高阻态H(High Resistance)和低阻态L (Low Resistance)；1T1R器件的电阻状态在外加信号激励的作用下能够发生可逆的电阻状态转变，即在一种外加信号激励方式下，1T1R器件的电阻状态可以从高阻态转变为低阻态，在另一种外加信号激励方式下，1T1R器件的电阻状态可以从低阻态转变为高阻态；利用1T1R器件的两种电阻状态即可实现对信息的存储和处理。

如图1所示，外围电路包括：状态控制器104、字线译码器101、源线译码器100、位线译码器102、信号放大器103、控制信号调制解调器105 以及数据传输电路106，其中：

状态控制器104具有数据输入输出端Data、地址输入端Address、时钟信号输入端CLK、结果输入端、字线输出端、位线输出端、源线输出端以及次级输出端；状态控制器的数据输入输出端Data一方面用于输入计算数据，另一方面用于输出计算结果，状态控制器的地址输入端Address用于输入选定特定器件的地址信息，状态控制器的时钟信号输入端CLK用于输入控制计算时序的时钟信号，结果输入端用于输入上级电路产生的计算结果；状态控制器根据输入的数据、地址信息、时钟信号以及计算结果产生控制信号，或者输出最终的计算结果；

字线译码器101的输入端连接至状态控制器104的字线输出端，字线译码器101的输出端连接至1T1R阵列的字线；字线译码器101对状态控制器104产生的控制信号进行译码后，得到字线控制信号，并将字线控制信号通过1T1R阵列的字线输入到1T1R器件；

位线译码器102的输入端连接至状态控制器104的位线输出端，位线译码器102的输出端连接至1T1R阵列的位线；位线译码器102对状态控制器104产生的控制信号进行译码后，得到位线控制信号，并将位线控制信号通过1T1R阵列的位线输入到1T1R器件；

源线译码器100的输入端连接至状态控制器104的源线输出端，源线译码器100的输出端连接至1T1R阵列的源线；源线译码器100对状态控制器104产生的控制信号进行译码后，得到源线控制信号，并将源线控制信号通过1T1R阵列的源线输入到1T1R器件；

字线控制信号、位线控制信号以及源线控制信号到共同施加到1T1R阵列，实现对1T1R阵列中1T1R器件状态的控制；

信号放大器103的输入端连接至1T1R阵列的位线；在读取1T1R阵列中存储的数据信息时，信号放大器103将获取的1T1R器件存储的电阻信号转变为电压信号后输出到控制信号调制解调器105；

控制信号调制解调器105的第一输入端连接至状态控制器104的次级输出端，控制信号调制解调器105的第二输入端连接至信号放大器103的输出端；控制信号调制解调器105对状态控制器104产生的控制信号进行译码，得到下一级电路的控制信号，或者直接对信号放大器103输出的数据电压信号进行传输；下一级电路为同一1T1R阵列中的下一个1T1R器件，或者为计算阵列中的下一个1T1R阵列；

数据传输电路106的输入端连接至控制信号调制解调器105的输出端；数据传输电路106将控制信号调制解调器105输出的数据电压信号通过状态控制器104的结果输入端反馈输出给状态控制器104，或者将控制信号调制解调器105输出的控制信号分别传输给下一级电路的字线译码器、位线译码器以及源线译码器。

状态控制器104的数据输入输出端Data、地址输入端Address以及时钟信号输入端CLK分别作为计算阵列的数据输入输出端、地址输入端以及时钟信号输入端。

基于1T1R器件的计算阵列以外加电压脉冲作为输入信号来进行逻辑运算，以1T1R器件最终的电阻状态表征逻辑运算的结果；逻辑运算的结果能够非易失地存储在器件的电阻状态中，通过小电流(一般在纳安级)或者小电压(一般在0.2V以下)的读信号可以将该电阻状态读出，通过施加一定幅值和脉宽的电压脉冲对该电阻信号进行擦除。

1T1R计算阵列通过对1T1R阵列的字线、源线以及位线施加不同的电压脉冲信号在1T1R器件上实现布尔逻辑运算。1T1R器件的初始化电阻状态定义为逻辑信号I，并且1T1R器件的初始化电阻状态为高阻态时I＝0， 1T1R器件的初始化电阻状态为低阻态时I＝1；字线电平电压定义为逻辑信号V_WL，并且给字线施加零电平脉冲时V_WL＝0，给字线施加正向电压脉冲时V_WL＝1；位线电平电压定义为逻辑信号V_BL，并且给位线施加零电平脉冲时V_BL＝0，给位线施加正向电压脉冲时，V_BL＝1；源线电平电压定义为逻辑信号V_SL，并且给源线施加零电平脉冲时V_SL＝0，给源线施加正向电压脉冲时V_SL＝1；1T1R器件上的逻辑运算结果非易失性地存储在1T1R器件中，读取1T1R器件上存储的信息时，1T1R器件的电阻状态定义为逻辑信号R，并且当1T1R器件的电阻状态为高阻态时R＝0，当1T1R器件的电阻状态为低阻态时R＝1；逻辑信号I、逻辑信号V_WL、逻辑信号V_BL、逻辑信号V_SL以及逻辑信号R之间的逻辑关系为：

1T1R计算阵列在单个1T1R器件上实现布尔逻辑运算，具体包括如下步骤：

(1)对1T1R器件进行初始化处理，获取逻辑信号I；

(2)分别对字线、源线及位线施加电压脉冲信号，获取逻辑信号V_WL、逻辑信号V_SL以及逻辑信号V_BL；

(3)读取逻辑运算结果，即逻辑信号R。

通过控制逻辑信号I、V_WL、V_BL以及V_SL的值，可以实现以下16中布尔逻辑运算：

逻辑0的实现：I＝0，V_WL＝0，V_BL＝p，V_SL＝q；

逻辑1的实现：I＝1，V_WL＝0，V_BL＝p，V_SL＝q；

p逻辑的实现：I＝p，V_WL＝0，V_BL＝0，V_SL＝q；

p逻辑的实现：I＝q，V_WL＝0，V_BL＝0，V_SL＝p；

逻辑的实现：V_WL＝0，V_BL＝p，V_SL＝q；

逻辑的实现：V_WL＝0，V_BL＝p，V_SL＝q；

p+q逻辑的实现：I＝p，V_WL＝1，V_BL＝p，V_SL＝0；

逻辑的实现：I＝1，V_WL＝p，V_BL＝0，V_SL＝q；

p·q逻辑的实现：I＝0，V_WL＝p，V_BL＝q，V_SL＝0；

逻辑的实现：V_WL＝p，V_BL＝q，V_SL＝1；

逻辑的实现：I＝1，V_WL＝1，V_BL＝p，V_SL＝q；

逻辑的实现：I＝1，V_WL＝p，V_BL＝q，V_SL＝1；

逻辑的实现：I＝q，V_WL＝1，V_BL＝0，V_SL＝p；

逻辑的实现：I＝p，V_WL＝1，V_BL＝0，V_SL＝q；

逻辑的实现：I＝p，V_WL＝q，V_SL＝p；

逻辑的实现：V_WL＝p，V_BL＝q，

更进一步地，通过字线输入逻辑信号V_WL＝1，通过位线输入逻辑信号 V_BL＝V_read，通过源线输入逻辑信号V_SL＝0，可以读取1T1R器件上存储的逻辑信号；其中V_read为读取1T1R器件的电阻状态时施加的电压脉冲信号。

本发明中，与I、V_WL、V_BL以及V_SL相类似的符号均用于表示相同概念的逻辑信号，仅通过不同的下标区分不同的1T1R器件所对应的信号。

图4所示为本发明提供的基于计算阵列的运算电路，用于实现一位全加器，具体地，根据输入的逻辑信号a、逻辑信号b和低位进位c₀计算和值 s₀以及高位进位c₁；运算电路包括：1T1R阵列A₁、1T1R阵列A₂以及1T1R 阵列A₃；1T1R阵列A₁包括1个1T1R器件R_b，用于计算并存储中间数据 R_b对应的字线信号为V_WLb，R_b对应的位线信号为V_BLb，R_b对应的源线信号为V_SLb；1T1R阵列A₂包括1个1T1R器件R_c，用于计算并存储高位进位 c₁，R_c对应的字线信号为V_WLc，R_c对应的位线信号为V_BLc，R_c对应的源线信号为V_SLc；1T1R阵列A₃包括1个1T1R器件R_s，用于计算并存储和值 s₀，R_s对应的字线信号为V_WLs，R_s对应的位线信号为V_BLs，R_s对应的源线信号为V_SLs；1T1R阵列A₁计算所得的中间数据和1T1R阵列A₂计算所得的进位信息c₁通过信号放大器和控制信号调制解调器实现信号转变，并通过数据传输电路传输给1T1R阵列A₃。

结合图4所示的基于计算阵列的运算电路，本发明提供的操作方法包括如下步骤：

(S1-1)输入逻辑信号V_WLc＝1、V_BLc＝c₀以及将输入的逻辑信号c₀写入到1T1R阵列A₂的R_c中；输入逻辑信号V_WLb＝1、V_BLb＝a₀以及将输入的逻辑信号a₀写入到1T1R阵列A₁的R_b中；输入逻辑信号V_WLs＝1、V_BLs＝a₀以及将输入的逻辑信号a₀写入到1T1R阵列A₃的R_s中；

(S1-2)输入逻辑信号V_WLc＝1、V_BLc＝a₀以及计算高位进位 c₁＝a₀·b₀+a₀·c₀+c₀·b₀，并将c₁存储到1T1R阵列A₂的R_c中；输入逻辑信号V_WLb＝b₀、以及V_SLb＝a₀，计算中间结果并将存储到1T1R阵列A₁的R_b中；输入逻辑信号V_WLs＝b₀、以及V_SLs＝a₀，计算中间结果并将存储到1T1R阵列A₃的R_s中；

(S1-3)读取1T1R阵列A₂的R_c中存储的逻辑信号c₁；读取1T1R阵列A₁的R_b中存储的逻辑信号输入逻辑信号V_WLs＝c₀、以及计算和值s₀＝a₀⊕b₀⊕c₀，并将和值s₀存储在1T1R阵列A₃的R_s中；

(S1-4)读取1T1R阵列A₃的R_s中存储的逻辑信号s₀。

图5所示为本发明提供的基于计算阵列的运算电路，用于实现八位逐位进位加法器，具体地，根据输入的数据a_0～7和b_0～7以及进位信息c₀，计算和值s_0～7以及进位信息c₈；运算电路包括：1T1R阵列D₁、1T1R阵列D₂以及1T1R阵列D₃；1T1R阵列D₁包括8个1T1R器件R_0b～R_7b，用于存储计算中间结果R_0b～R_7b对应的字线控制信号为V_WL0b～V_WL7b，R_0b～R_7b对应的位线控制信号分别为V_BL0b～V_BL7b，R_0b～R_7b对应的源线控制信号分别为 V_SL0b～V_SL7b；1T1R阵D₁用于数据备份；1T1R阵列D₂包括1个1T1R器件 R₈，用于计算并存储进位数据c_i(i的取值为0～8)，R₈对应的字线控制信号为V_WL8，R₈对应的位线控制信号为V_BL8，R₈对应的源线控制信号为V_SL8； 1T1R阵列D₃包括8个1T1R器件R₀～R₇，用于计算并存储加法运算结果s_0～7， R₀～R₇对应的字线控制信号为V_WL0～V_WL7，R₀～R₇对应的位线控制信号为 V_BL0～V_BL7，R₀～R₇对应的源线控制信号为V_SL0～V_SL7；1T1R阵列D₁计算所得的中间数据和1T1R阵列D₂计算所得的进位信息c_i通过信号放大器和控制信号调制解调器实现信号转变，并通过数据传输电路传输给1T1R阵列D₃。

结合图5所示的基于计算阵列的运算电路，本发明提供的操作方法包括如下步骤：

(S2-1)输入逻辑信号V_WL0～7＝1、V_BL0～7＝a_0～7以及将输入的数据a_0～7写入1T1R阵列D₃的R₀～R₇中；输入逻辑信号V_WL8＝1、V_BL8＝c₀以及将低位进位c₀写入到1T1R阵列D₂的R₈中；

(S2-2)输入逻辑信号V_WL0～7＝b_0～7、以及V_SL0～7＝a_0～7，计算中间结果并将存储到1T1R阵列D₃的R₀～R₇中；输入逻辑信号V_WL0b～7b＝b_0～7、以及V_SL0b～7b＝a_0～7，计算中间结果并将存储到1T1R阵D₁的R_0b～R_7b中；输入逻辑信号V_WL8＝1、V_BL8＝a₀以及计算c₁＝a₀·b₀+a₀·c₀+c₀·b₀，并将c₁存储到1T1R阵列 D₂的R₈中；

(S2-3)从1T1R阵列D₁的R_0b读取从1T1R阵列D₁的R_1b读取输入逻辑信号V_WL0＝c₀、V_WL1＝c₁、V_WL2～7＝0、V_BL2～7＝0、以及V_SL2～7＝0，计算并将s₀存储于1T1R阵列D₃的R₀中，将s₁存储于1T1R阵列D₃的R₁中；

(S2-4)输入逻辑信号V_WL8＝1、V_BL8＝a₁以及计算c₂＝a₁·b₁+ a₁·c₁+c₁·b₁，并将c₂存储到1T1R阵列D₂的R₈中；

(S2-5)从1T1R阵列D₁的R_2b读取输入逻辑信号V_WL0～1＝0、V_WL2＝c₂、 V_WL3～7＝0、V_BL0～1＝0、V_BL3～7＝0、V_SL0～1＝0、以及V_SL3～7＝0，计算并将s₂存储于1T1R阵列D₃的R₂中；

(S2-6)输入逻辑信号V_WL8＝1、V_BL8＝a₂以及计算c₃＝a₂·b₂+ a₂·c₂+c₂·b₂，并将c₃存储到1T1R阵列D₂的R₈中；

(S2-7)从1T1R阵列D₁的R_3b读取输入逻辑信号V_WL0～2＝0、V_WL3＝c₃以及V_WL4～7＝0、V_BL0～2＝0、V_BL4～7＝0、V_SL0～2＝0、以及V_SL4～7＝0，计算并将s₃存储于1T1R阵列D₃的R₃中；

(S2-8)、输入逻辑信号V_WL8＝1、V_BL8＝a₃以及计算c₄＝a₃·b₃+ a₃·c₃+c₃·b₃，并将c₄存储到1T1R阵列D₂的R₈中；

(S2-9)从1T1R阵列D₁的R_4b读取输入逻辑信号V_WL0～3＝0、V_WL4＝c₄、 V_WL5～7＝0、V_BL0～3＝0、V_BL5～7＝0、V_SL0～3＝0、以及V_SL5～7＝0，计算并将s₄存储于1T1R阵列D₃的R₄中；

(S2-10)输入逻辑信号V_WL8＝1、V_BL8＝a₄以及计算c₅＝a₄·b₄+ a₄·c₄+c₄·b₄，并将c₅存储到1T1R阵列D₂的R₈中；

(S2-11)从1T1R阵列D₁的R_5b读取输入逻辑信号V_WL0～4＝0、V_WL5＝c₅、 V_WL6～7＝0、V_BL0～4＝0、V_BL6～7＝0、V_SL0～4＝0、以及V_SL6～7＝0，计算并将s₅存储于1T1R阵列D₃的R₅中；

(S2-12)、输入逻辑信号V_WL8＝1、V_BL8＝a₅以及计算c₆＝a₅·b₅+ a₅·c₅+c₅·b₅，并将c₆存储到1T1R阵列D₂的R₈中；

(S2-13)从1T1R阵列D₁的R_6b读取输入逻辑信号V_WL0～5＝0、V_WL6＝c₆、 V_WL7＝0、V_BL0～5＝0、V_BL7＝0、V_SL0～5＝0、以及V_SL7＝0，计算并将s₆存储于1T1R阵列D₃的R₆中；

(S2-14)输入逻辑信号V_WL8＝1、V_BL8＝a₆以及计算c₇＝a₆·b₆+ a₆·c₆+c₆·b₆，并将c₇存储到1T1R阵列D₂的R₈中；

(S2-15)从1T1R阵列D₁的R_7b读取输入逻辑信号V_WL0～6＝0、V_WL7＝c₇、 V_BL0～6＝0、V_SL0～6＝0以及计算并将s₇存储于1T1R阵列D₃的R₇中；

(S2-16)、输入逻辑信号V_WL8＝1、V_BL8＝a₇以及计算c₈＝a₇·b₇+ a₇·c₇+c₇·b₇，并将c₈存储到1T1R阵列D₂的R₈中。

图6所示为本发明提供的基于计算阵列的运算电路，用于实现优化的八位逐位进位加法器，具体地，根据输入的数据a_0～7和b_0～7以及进位信息 c₀，计算和值s_0～7以及进位信息c₈；运算电路包括：1T1R阵列E₁、1T1R阵列E₂以及1T1R阵列E₃；1T1R阵列E₁包括8个1T1R器件R_0b～R_7b，用于保存计算数据R_0b～R_7b对应的字线控制信号为V_WL0b～V_WL7b，R_0b～R_7b对应的位线控制信号分别为V_BL0b～V_BL7b，R_0b～R_7b对应的源线控制信号分别为 V_SL0b～V_SL7b；1T1R阵列E₁用于数据备份；1T1R阵列E₂包括9个1T1R器件R_0c～R_8c，用于计算并存储进位数据c_i(i的取值为0～8)，R_0c～R_8c对应的字线控制信号为V_WL0c～V_WL8c，R_0c～R_8c对应的位线控制信号分别为 V_BL0c～V_BL8c，R_0c～R_8c对应的源线控制信号分别为V_SL0c～V_SL8c；1T1R阵列 E₃包括8个1T1R器件R₀～R₇，用于计算并存储加法运算结果s_0～7；1T1R阵列E₁计算所得的中间数据和1T1R阵列E₂计算所得的进位信息c_i通过信号放大器和控制信号调制解调器实现信号转变，并通过数据传输电路传输给1T1R阵列E₃。

结合图6所示的基于计算阵列的运算电路，本发明提供的操作方法包括如下步骤：

(S3-1)输入逻辑信号V_WL0～7＝1、V_BL0～7＝a_0～7以及将输入的运算数据a_0～7存储到1T1R阵列E₃的R₀～R₇中；输入逻辑信号V_WL0b～7b＝1、 V_BL0b～7b＝a_0～7以及将输入的运算数据a_0～7写入1T1R阵列E₁的R_0b～R_7b中；输入逻辑信号V_WL0c～8c＝1、V_BL0c～8c＝c₀以及将进位信息c₀写入到1T1R阵列E₂的R_0c～R_8c中；

(S3-2)输入逻辑信号V_WL0～7＝b_0～7、以及V_SL0～7＝a_0～7，计算并将存储到1T1R阵列E₃的R₀～R₇中；输入逻辑信号V_WL0b～7b＝ b_0～7、以及V_SL0b～7b＝a_0～7，计算并将存储到1T1R阵列 E₁的R_0b～R_7b中；输入逻辑信号V_WL0c＝0、V_WL1c～8c＝1、V_BL0c～8c＝a₀以及计算c₁＝a₀·b₀+a₀·c₀+c₀·b₀，并将c₁存储到1T1R阵列E₂的R_1c～8c中；

(S3-3)从1T1R阵列E₁的R_0b读取从1T1R阵列E₁的R_1b读取输入逻辑信号V_WL0＝c₀、V_WL1＝c₁、V_WL2～7＝0、V_BL2～7＝0、以及V_SL2～7＝0，计算并将s₀存储到1T1R阵列E₃的R₀中，将s₁存储到1T1R阵列E₃的R₁中；输入逻辑信号V_WL0c～1c＝0、V_WL2c～8c＝1、V_BL0c～8c＝a₁以及计算c₂＝a₁·b₁+ a₁·c₁+c₁·b₁，并将c₂存储到1T1R阵列E₂的R_2c～8c中；

(S3-4)从1T1R阵列E₁的R_2b读取输入逻辑信号V_WL0～1＝0、V_WL2＝c₂、 V_WL3～7＝0、V_BL0～1＝0、V_BL3～7＝0、V_SL0～1＝0、以及V_SL3～7＝0，计算并将s₂存储到1T1R阵列E₃的R₂中；输入逻辑信号 V_WL0c～2c＝0、V_WL3c～8c＝1、V_BL0c～8c＝a₂以及计算c₃＝a₂·b₂+a₂·c₂+ c₂·b₂，并将c₃存储到1T1R阵列E₂的R_3c～8c中；

(S3-5)从1T1R阵列E₁的R_3b读取输入逻辑信号V_WL0～2＝0、V_WL3＝c₃、 V_WL4～7＝0、V_BL0～2＝0、V_BL4～7＝0、V_SL0～2＝0、以及V_SL4～7＝0，计算并将s₃存储到1T1R阵列E₃的R₃中；输入逻辑信号 V_WL0c～3c＝0、V_WL4c～8c＝1、V_BL0c～8c＝a₃以及计算c₄＝a₃·b₃+a₃·c₃+ c₃·b₃，并将c₄存储到1T1R阵列E₂的R_4c～8c中；

(S3-6)从1T1R阵列E₁的R_4b读取输入逻辑信号V_WL0～3＝0、V_WL4＝c₄、 V_WL5～7＝0、V_BL0～3＝0、V_BL5～7＝0、V_SL0～3＝0、以及V_SL5～7＝0，计算并将s₄存储到1T1R阵列E₃的R₄中；输入逻辑信号 V_WL0c～4c＝0、V_WL5c～8c＝1、V_BL0c～8c＝a₄以及计算c₅＝a₄·b₄+a₄·c₄+ c₄·b₄，并将c₅存储到1T1R阵列E₂的R_5c～8c中；

(S3-7)从1T1R阵列E₁的R_5b读取输入逻辑信号V_WL0～4＝0、V_WL5＝c₅、V_WL6～7＝0、V_BL0～4＝0、V_BL6～7＝0、V_SL0～4＝0、以及V_SL6～7＝0，计算并将s₅存储到1T1R阵列E₃的R₅中；输入逻辑信号 V_WL0c～5c＝0、V_WL6c～8c＝1、V_BL0c～8c＝a₅以及计算c₆＝a₅·b₅+a₅·c₅+ c₅·b₅，并将c₆存储到1T1R阵列E₂的R_6c～8c中；

(S3-8)从1T1R阵列E₁的R_6b读取输入逻辑信号V_WL0～5＝0、V_WL6＝c₆、 V_WL7＝0、V_BL0～5＝0、V_BL7＝0、V_SL0～5＝0、以及V_SL7＝0，计算并将s₆存储到1T1R阵列E₃的R₆中；输入逻辑信号V_WL0c～6c＝0、 V_WL7c～8c＝1、V_BL0c～8c＝a₆以及计算c₇＝a₆·b₆+a₆·c₆+c₆·b₆，并将c₇存储到1T1R阵列E₂的R_7c～8c中；

(S3-9)从1T1R阵列E₁的R_7b读取输入逻辑信号V_WL0～6＝0、V_WL7＝c₇、 V_BL0～6＝0、V_SL0～6＝0以及计算并将s₇存储到1T1R阵列E₃的R₇中；输入逻辑信号V_WL0c～7c＝0、V_WL8c＝1、V_BL0c～8c＝a₇以及计算c₈＝a₇·b₇+a₇·c₇+c₇·b₇，并将c₈存储到1T1R阵列 E₂的R_8c中。

图7所示为本发明提供的基于计算阵列的运算电路，用于实现二位数据选择器，具体地，输入逻辑信号a、逻辑信号b以及控制信号Sel，通过控制Sel的取值选择输出逻辑信号a或者逻辑信号b；运算电路包括1T1R 阵列F；1T1R阵列F包括1个1T1R器件R。

结合图7所示的基于计算阵列的运算电路，本发明提供的操作方法包括如下步骤：

(S4-1)输入逻辑信号V_WL＝1、V_BL＝a以及对1T1R器件R进行初始化，将输入的逻辑信号a写入1T1R阵列F的R中；

(S4-2)输入逻辑信号V_WL＝Sel、V_BL＝b以及输入逻辑信号b 及控制信号Sel，并选择输出逻辑信号out；

逻辑信号a与逻辑信号b仅代表两个独立的逻辑信号；当控制信号Sel＝0时，输出信号out＝a；当控制信号Sel＝1时，输出信号out＝b。

图8所示为本发明提供的基于计算阵列的运算电路，用于实现八位进位选择加法器，具体地，根据输入的数据a_0～7和b_0～7以及进位信息c₀，计算和值s_0～7及进位信息c₈，在计算过程中根据每一位的进位信息，选择运算数据对应位的同或运算结果或者异或运算结果作为和值的位信息；运算电路包括1T1R阵列G₁、1T1R阵列G₂以及1T1R阵列G₃；1T1R阵列G₁包括8 个1T1R器件R_0x～R_7x，用于保存计算数据a_0～7与b_0～7的同或运算结果 X_0～7＝a_0～7XNOR b_0～7，R_0x～R_7x对应的字线控制信号为V_WL0x～V_WL7x，R_0x～R_7x对应的位线控制信号分别为V_BL0x～V_BL7x，R_0x～R_7x对应的源线控制信号分别为V_SL0x～V_SL7x；1T1R阵列G₂包括9个1T1R器件R_0c～R_8c，用于计算进位信息c_i(i的取值为0～8)，R_0c～R_8c对应的字线控制信号分别为V_WL0c～V_WL8c， R_0c～R_8c对应的位线控制信号分别为V_BL0c～V_BL8c，R_0c～R_8c对应的源线控制信号分别为V_SL0c～V_SL8c；1T1R阵列G₃包括8个1T1R器件R₀～R₇，用于计算并存储加法运算结果s_0～7，R₀～R₇对应的字线控制信号为V_WL0～V_WL7，R₀～R₇对应的位线控制信号为V_BL0～V_BL7，R₀～R₇对应的源线控制信号为V_SL0～V_SL7； 1T1R阵列G₁计算所得的同或运算结果X_0～7和1T1R阵列G₂计算所得的进位信息c_i通过信号放大器和控制信号调制解调器实现信号转变，并通过数据传输电路传输给1T1R阵列G₃。

结合图8所示的基于计算阵列的运算电路，本发明提供的操作方法包括如下步骤：

(S5-1)输入逻辑信号V_WL0x～7x＝1、以及V_SL0x～7x＝b_0～7，将输入的运算数据b_0～n-1取反后的结果存储到1T1R阵列G₁的R_0x～R_7x中；输入逻辑信号V_WL0c～8c＝1、V_BL0c～8c＝c₀以及将c₀存储到1T1R 阵列G₂的R_0c～R_8c中；输入逻辑信号V_WL0～7＝1、V_BL0～7＝a_0～7以及将输入的运算数据a_0～7存储到1T1R阵列G₃的R₀～R₇中；

(S5-2)输入逻辑信号V_WL0x～7x＝a_0～7、V_BL0x～7x＝b_0～7以及计算a_0～7与a_0～7的同或运算结果X_0～7＝a_0～7XNOR b_0～7，并将X_0～7存储于1T1R 阵列G₁的R_0x～R_7x中；输入逻辑信号V_WL1c～8c＝1、V_BL1c～8c＝a₀以及计算c₁＝a₀·b₀+a₀·c₀+c₀·b₀，并将c₁存储到1T1R阵列G₂的R_1c～R_8c中；输入逻辑信号V_WL0～7＝b_0～7、V_BL0～7＝a_0～7以及计算a_0～7与b_0～7的同或运算结果X_0～7，并将同或运算结果X_0～7存储于1T1R阵列G₃的R₀～R₇中；

(S5-3)输入逻辑信号V_WL0c～1c＝0、V_WL2c～8c＝1、V_BL0c～8c＝a₁以及计算c₂＝a₁·b₁+a₁·c₁+c₁·b₁，并将c₂存储到1T1R阵列G₂的R_2c～R_8c中；输入逻辑信号V_WL0＝c₀、V_WL1＝c₁、V_WL2～7＝0、V_BL0～7＝X_0～7以及计算s₀和s₁，并将s₀存储到1T1R阵列G₃的R₀中，将s₁存储到1T1R阵列 G₃的R₁中；当c₀＝0时，当c₀＝1时，当c₁＝0时，当c₁＝1时，

(S5-4)输入逻辑信号V_WL0c～2c＝0、V_WL3c～8c＝1、V_BL0c～8c＝a₂以及计算c₃＝a₂·b₂+a₂·c₂+c₂·b₂，并将c₃存储到1T1R阵列G₂的R_3c～R_8c中；输入逻辑信号V_WL0～₁＝0、V_WL2＝c₂、V_WL3～7＝0、V_BL0～7＝X_0～7以及计算s₂，并将s₂存储到1T1R阵列G₃的R₂中；当c₂＝0时，当c₂＝1时，

(S5-5)输入逻辑信号V_WL0c～3c＝0、V_WL4c～8c＝1、V_BL0c～8c＝a₃以及计算c₄＝a₃·b₃+a₃·c₃+c₃·b₃，并将c₄存储到1T1R阵列G₂的R_4c～R_8c中；输入逻辑信号V_WL0～₂＝0、V_WL3＝c₃、V_WL4～7＝0、V_BL0～7＝X_0～7以及计算s₃，并将s₃存储到1T1R阵列G₃的R₃中；当c₃＝0时，当c₃＝1时，

(S5-6)输入逻辑信号V_WL0c～4c＝0、V_WL5c～8c＝1、V_BL0c～8c＝a₄以及计算c₅＝a₄·b₄+a₄·c₄+c₄·b₄，并将c₅存储到1T1R阵列G₂的R_5c～R_8c中；输入逻辑信号V_WL0～₃＝0、V_WL3＝c₄、V_WL5～7＝0、V_BL0～7＝X_0～7以及计算s₄，并将s₄存储到1T1R阵列G₃的R₄中；当c₄＝0时，当c₄＝1时，

(S5-7)输入逻辑信号_WL0c～5c＝0、V_WL6c～8c＝1、V_BL0c～8c＝a₅以及计算c₆＝a₅·b₅+a₅·c₅+c₅·b₅，并将c₆存储到1T1R阵列G₂的R_6c～R_8c中；输入逻辑信号V_WL0～₄＝0、V_WL5＝c₅、V_WL6～7＝0、V_BL0～7＝X_0～7以及计算s₅，并将s₅存储到1T1R阵列G₃的R₅中；当c₅＝0时， b₅，当c₅＝1时，

(S5-8)输入逻辑信号V_WL0c～6c＝0、V_WL7c～8c＝1、V_BL0c～8c＝a₆以及计算c₇＝a₆·b₆+a₆·c₆+c₆·b₆，并将c₇存储到1T1R阵列G₂的R_7c～R_8c中；输入逻辑信号V_WL0～₅＝0、V_WL6＝c₆、V_WL7＝0、V_BL0～7＝X_0～7以及计算s₆，并将s₆存储到1T1R阵列G₃的R₆中；当c₆＝0时，当c₆＝1时，

(S5-9)输入逻辑信号V_WL0c～7c＝0、V_WL8c＝1、V_BL0c～8c＝a₇以及计算c₈＝a₇·b₇+a₇·c₇+c₇·b₇，并将c₈存储到1T1R阵列G₂的R_8c中；输入逻辑信号V_WL0～₆＝0、V_WL7＝c₇、V_BL0～7＝X_0～7以及计算s₇，并将s₇存储到1T1R阵列G₃的R₇中，当c₇＝0时，当c₇＝1时，

图9所示为本发明提供的基于计算阵列的运算电路，用于实现八位 pre-calculation加法器，具体地，采用提前计算进位信息的方法，根据输入的数据a_0～7和b_0～7以及进位信息c₀，计算和值s_0～7及进位信息c₈；运算电路包括：1T1R阵列H₁以及1T1R阵列H₂；1T1R阵列H₁包括9个1T1R器件 R_0c～R_8c，用于计算进位信息c_i(i的取值为0～8)，R_0c～R_8c对应的字线控制信号为V_WL0c～V_WL8c，R_0c～R_8c对应的位线控制信号分别为V_BL0c～V_BL8c，R_0c～R_8c对应的源线控制信号分别为V_SL0c～V_SL8c；1T1R阵列H₂包括8个1T1R 器件R₀～R₇，用于计算并存储加法运算结果s_0～7，R₀～R₇对应的字线控制信号分别为V_WL0～V_WL7，R₀～R₇对应的位线控制信号为V_BL0～V_BL7，R₀～R₇对应的源线控制信号为V_SL0～V_SL7；1T1R阵列H₁计算所得的进位信息c_i通过信号放大器和控制信号调制解调器实现信号转变，并通过数据传输电路传输给1T1R阵列H₂。

结合图9所示的基于计算阵列的运算电路，本发明提供的操作方法包括如下步骤：

(S6-1)输入逻辑信号V_WL0c～8c＝1、V_BL0c～8c＝c₀以及将输入的进位信息c₀存储到1T1R阵列H₁的R_0c～R_8c中；输入逻辑信号V_WL0～7＝1、 V_BL0～7＝c₀以及将输入的进位信息c₀存储到1T1R阵列H₂的R₀～R₇中；

(S6-2)输入逻辑信号V_WL0c＝0、V_WL1c～8c＝1、V_BL0c～8c＝a₀以及计算c₁＝a₀·b₀+a₀·c₀+c₀·b₀，并将c₁存储到1T1R阵列H₁的R_1c～R_8c中；输入逻辑信号V_WL0～7＝1、V_BL0～7＝a₀、V_SL0＝b₀以及计算以及c₁＝a₀·b₀+a₀·c₀+c₀·b₀，并将s'₀存储在1T1R 阵列H₂的R₀中，将c₁存储在1T1R阵列H₂的R₁～R₇中；

(S6-3)输入逻辑信号V_WL0c～1c＝0、V_WL2c～8c＝1、V_BL0c～8c＝a₁以及计算c₂＝a₁·b₁+a₁·c₁+c₁·b₁，并将c₂存储在1T1R阵列H₁的R_2c～R_8c中；输入逻辑信号V_WL0～7＝1、V_BL0＝b₀、V_BL1～7＝a₁、V_SL0＝c₁、V_SL1＝b₁以及计算以及c₂，并将s₀存储在1T1R阵列H₂的R₀中，将s'₁存储在1T1R阵列H₂的R₁中，将c₁存储在1T1R阵列H₂的R₂～R₇中；

(S6-4)输入逻辑信号V_WL0c～2c＝0、V_WL3c～8c＝1、V_BL0c～8c＝a₂以及计算c₃＝a₂·b₂+a₂·c₂+c₂·b₂，并将c₃存储在1T1R阵列H₁的R_3c～R_8c中；输入逻辑信号V_WL0＝0、V_WL1～7＝1、V_BL0＝0、V_BL1＝b₁、V_BL2～7＝a₂、V_SL0＝0、 V_SL0＝c₂、V_SL2＝b₂以及计算以及c₃＝a₂·b₂+a₂·c₂+c₂·b₂，并将s₁存储在1T1R 阵列H₂的R₁中，将s'₂存储在1T1R阵列H₂的R₂中，将c₂存储在1T1R阵列H₂的R₃～R₇中；

(S6-5)输入逻辑信号V_WL0c～3c＝0、V_WL4c～8c＝1、V_BL0c～8c＝a₃以及计算c₄＝a₃·b₃+a₃·c₃+c₃·b₃，并将c₄存储在1T1R阵列H₁的R_4c～R_8c中；输入逻辑信号V_WL0～1＝0、V_WL2～7＝1、V_BL0～1＝0、V_BL2＝b₂、V_BL3～7＝a₃、V_SL0～1＝0、 V_SL2＝c₃、V_SL3＝b₃以及计算以及c₄，并将s₂存储在1T1R阵列H₂的R₂中，将s'₃存储在1T1R阵列H₂的R₃中，将c₄存储在1T1R阵列H₂的R₄～R₇中；

(S6-6)输入逻辑信号V_WL0c～4c＝0、V_WL5c～8c＝1、V_BL0c～8c＝a₄以及计算c₅＝a₄·b₄+a₄·c₄+c₄·b₄，并将c₅存储在1T1R阵列H₁的R_5c～R_8c中；输入逻辑信号V_WL0～2＝0、V_WL3～7＝1、V_BL0～2＝0、V_BL3＝b₃、V_BL4～7＝a₄、V_SL0～2＝0， V_SL3＝c₄、V_SL4＝b₄以及计算以及c₅，并将s₃存储在1T1R阵列H₂的R₃中，将 s'₄存储在1T1R阵列H₂的R₄中，将c₅存储在1T1R阵列H₂的R₅～R₇中；

(S6-7)输入逻辑信号V_WL0c～5c＝0、V_WL6c～8c＝1、V_BL0c～8c＝a₅以及计算c₆＝a₅·b₅+a₅·c₅+c₅·b₅，并将c₆存储在1T1R阵列H₁的R_6c～R_8c中；输入逻辑信号V_WL0～3＝0、V_WL4～7＝1、V_BL0～3＝0、V_BL4＝b₄、V_BL5～7＝a₅、V_SL0～3＝0、 V_SL4＝c₅、V_SL5＝b₅以及计算以及c₆，并将s₄存储在1T1R阵列H₂的R₄中，将 s'₅存储在1T1R阵列H₂的R₅中，将c₆存储在1T1R阵列H₂的R₆～R₇中；

(S6-8)输入逻辑信号V_WL0c～6c＝0、V_WL7c～8c＝1、V_BL0c～8c＝a₆以及计算c₇＝a₆·b₆+a₆·c₆+c₆·b₆，并将c₇存储在1T1R阵列H₁的R_7c～R_8c中；输入逻辑信号V_WL0～4＝0、V_WL5～7＝1、V_BL0～4＝0、V_BL5＝b₅、V_BL6～7＝a₆V_SL0～4＝0、 V_SL5＝c₆、V_SL6＝b₆以及计算以及c₇，并将s₅存储在1T1R阵列H₂的R₅中，将s'₆存储在1T1R阵列H₂的R₆中，将c₇存储在1T1R阵列H₂的R₇中；

(S6-9)输入逻辑信号V_WL0c～7c＝0、V_WL8c＝1、V_BL0c～8c＝a₇以及计算c₈＝a₇·b₇+a₇·c₇+c₇·b₇，并将c₈存储在1T1R阵列H₁的R_8c中；输入逻辑信号V_WL0～5＝0、V_WL6～7＝1、V_BL0～5＝0、V_BL6＝b₆、V_BL7＝a₇、V_SL0～5＝0、 V_SL6＝c₇以及计算并将 s₆存储在1T1R阵列H₂的R₆中，将s'₇存储在1T1R阵列H₂的R₇中；

(S6-10)输入逻辑信号V_WL0～6＝0、V_WL7＝1、V_BL0～6＝0、V_BL7＝b₇、V_SL0～6＝0、 V_SL7＝c₈，同时其余各端输入的逻辑信号为0，计算并将s₇存储在1T1R阵列H₂的R₇中。

本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。