一种提高数模转换器输出数据率的电路的制作方法

本实用新型涉及一种提高数模转换器输出数据率的电路，属于数模转换器技术领域。

背景技术：

高性能的D/A转换器是各领域中非常关键的器件，在不断追求速度和精准度的宽带通信、雷达、电子对抗等军事领域，对超高采样率D/A转换器的需求日益迫切。

随着宽带无线通信技术的发展，高性能D/A转换器接口电路逐渐成为无线通信芯片设计中最具挑战性的模块之一，且与通信系统的发展趋势一直向着超高速、超宽带方向发展。在宽带通信应用中，对发射和接收电路的要求是十分严格的，在这些通信系统中，D/A转换器通常被要求具有10位以上的精度以及200MHz以上的转换速率，而在超宽带通信系统中，使用的频谱范围从3.1GHz带10.6GHz，频谱宽度高达7.5GHz，所以随着宽带通信的发展，对D/A转换器的频域特性和能够处理的信号带宽的要求越来越高。应用于无线通信设备和雷达等军用设备的数模转换器的信号处理速度尤为重要。吉赫兹的数模转换器的设计复杂度越来越高，传统的数模转换器结构越来越难以满足高速高精度的要求。

技术实现要素：

本实用新型的技术解决问题是：克服现有技术的不足，提供一种提高数模转换器输出数据率的电路，该结构显著提高了数模转换器的转换速率，大大简化了芯片的设计复杂度，降低了芯片的面积和功耗。

本实用新型的技术解决方案是：一种提高数模转换器输出数据率的电路，包括正通路选择开关电路和负通路选择开关电路，所述正通路选择开关电路和负通路选择开关电路结构相同，均包括两个控制端、两个输入端、一个输出端和一个dummy输出端；

正通路选择开关电路的两个输入端与两个通道的正输出端一一对应连接，负通路选择开关电路的两个输入端与两个通道的负输出端一一对应连接，每个通路选择开关电路的两个控制端与外部时钟信号连接。

所述每个通路选择开关电路两个控制端连接的外部时钟信号互为反相。

所述正通路选择开关电路或负通路选择开关电路均包括PMOS管M1n、PMOS管M2n、PMOS管M3n以及PMOS管M4n；

PMOS管M1n的栅极和PMOS管M4n的栅极同时与外部时钟信号CLK_N连接，PMOS管M1n的源极和PMOS管M2n的源极连接作为一个输入端，PMOS管M2n的栅极和PMOS管M3n的栅极同时与外部时钟信号CLK连接，PMOS管M3n的源极和PMOS管M4n的源极连接作为另一个输入端，PMOS管M1n的漏极和PMOS管M3n的漏极作为输出端，PMOS管M2n的漏极和PMOS管M4n的漏极作为dummy输出端；其中CLK_N与CLK反相。

本实用新型与现有技术相比的有益效果是：

(1)本实用新型采用两个结构相同的通路选择开关电路大大降低了对转换器内核的设计要求，每个通路选择开关电路仅仅包含4个PMOS管，结构简单，将数模转换器的转换速率提高了两倍。

(2)本实用新型通过通路选择开关电路将数模转换器的转换速率提高了两倍，大大降低了对数模转换器的设计要求，有效的减小了芯片(数模转换器)的面积，降低了设计复杂程度和芯片的功耗，减轻了寄生效应的影响。

(3)本实用新型中两个通路选择开关电路的时钟控制信号CLK和CLK_N为反相信号，信号相位关系简单且极容易实现，大大简化了时钟接收、时序校准电路的设计。

附图说明

图1为本实用新型数模转换器的提高输出数据率的电路框图；

图2为本实用新型数模转换器的时间交织输出电路图；

图3为本实用新型数模转换器的时间交织输出电路时序图；

具体实施方式

下面结合附图和具体实施例对本实用新型作进一步详细的描述：

本实用新型一种提高数模转换器输出数据率的电路，其结构框图如图1所示，包括正通路选择开关电路和负通路选择开关电路，正通路选择开关电路和负通路选择开关电路结构相同，均包括两个控制端、两个输入端、一个输出端和一个dummy输出端。其中正通路选择开关电路的输出端为Ip，dummy输出端为dummy outp，负通路选择开关电路的输出端为In，dummy输出端为dummy outn。正通路选择开关电路的两个输入端与两个通道的正输出端Ip1、Ip2一一对应连接，负通路选择开关电路的两个输入端与两个通道的负输出端In1、In2一一对应连接，每个通路选择开关的一个控制端与外部时钟信号CLK连接，另一个控制端与其反相时钟信号CLK_N连接。通过CLK和CLK_N控制正通路选择开关电路和负通路选择开关电路的通断，交替切换两个数模转换器通道的电流输出端与芯片的输出端和dummy输出端的连接，使两个数模转换器通道交替输出信号，实现两通道的交替输出，提高输出数据率。即当通道1连接到输出端时，通道2连接到dummy输出端；同理，当通道2连接到输出端时，通道1连接到dummy输出端，以此实现两通道信号的交替输出。

图2所示为本实用新型电路图。每个通路选择开关电路形成单向电流通路。以控制N输出端的负通路选择开关电路为例，包括PMOS管M1n、PMOS管M2n、PMOS管M3n、PMOS管M4n。其中，M1n的栅极和M4n的栅极同时与时钟信号CLK_N连接，M1n的源极同时与M2n的源极和通道1的负输出端(In1输出端)连接，M1n的漏极和M3n的漏极同时与In输出端连接；M2n的栅极和M3n的栅极同时与时钟信号CLK连接，M2n的漏极和M4n的漏极同时与dummy outp连接；M3n的源极和M4n的源极同时与通道2的In2输出端连接。当时钟CLK为高电平时，CLK_N为低电平，此时PMOS管M1n和PMOS管M4n导通，PMOS管M2n和PMOS管M3n关断，输出端In输出通道1中的In1信号，通道2中的In2信号输出至dummy outn端。当时钟CLK为低电平时，CLK_N为高电平，此时PMOS管M2n和PMOS管M3n导通，PMOS管M1n和PMOS管M4n关断，输出端In输出通道2中的In2信号，通道1中的In1信号输出至dummy outn端。以此实现时钟信号CLK和其反相时钟信号CLK_N控制两通道输出信号的交替输出。

以N输出端为例，如图3所示，其中通道1的In1输出端输出的数据为data1、data3、data5、data7、data9、data11，输出频率为f_DAC；通道2的In2输出端输出的数据为data2、data4、data6、data8、data10,其输出频率为f_DAC，相位与In1输出端相差180°。CLK与CLK_N时钟如图所示，当CLK时钟为高电平、CLK_N时钟为低点平时，PMOS管M1n和PMOS管M4n导通，PMOS管M2n和PMOS管M3n关断，In端输出In1端的数据；当CLK时钟为低电平、CLK_N时钟为高点平时，PMOS管M2n和PMOS管M3n导通，PMOS管M1n和PMOS管M4n关断，In端输出In2端的数据。因此，In端输出正常时序的数据：data1、data2、data3、data4、data5、data6、data7、data8、data9、data10。

以上所述，仅为本实用新型最佳的具体实施方式，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本实用新型的保护范围之内。

本实用新型说明书中未作详细描述的内容属于本领域专业技术人员的公知技术。