本发明涉及将数据同步化的半导体装置以及数据同步方法。
背景技术：
：：现在，作为在半导体装置中形成的数据处理电路，实施时钟同步设计后的电路成为主流。此外，近年来，为了针对这样的数据处理电路谋求高速化和低功耗化，存在使构成该数据处理电路的各功能模块根据彼此非同步的独立的时钟信号工作的情况。例如，在将由根据第一时钟信号进行工作的第一功能模块生成的输出信号转送到根据第二时钟信号进行工作的第二功能模块的情况下，第二功能模块所包含的触发器（以下，也称为ff）与第二时钟信号同步地进行该输出信号的导入。可是，在ff中，为了正确地导入向自身输入的数据而在时钟信号的上升或下降沿的时间点的前后规定必须使数据维持为固定值（逻辑值0或1）的数据变化禁止期间（建立时间、保持时间）。在这样的数据变化禁止期间中，产生当输入数据的值发生变化时ff的输出遍及规定时间振荡而成为不定值的、所谓的亚稳态。当产生亚稳态时，在规定期间后，ff的输出稳定，但是，其输出值与输入的数据的值未必相同，因此，产生未将输入的数据正确地传播到后级的ff中这样的问题。因此，当在根据彼此非同步的时钟信号进行工作的功能模块间直接进行数据的转送时，产生在接收侧的功能模块的ff中产生亚稳态这样的问题。因此，为了消除起因于亚稳态的问题，提出了包含在时钟信号的上升沿的定时导入数据的第一ff以及在该时钟信号的下降沿的定时导入数据的第二ff的同步化电路（例如，参照专利文献1）。在该同步化电路中，如以下那样选择第一ff的输出信号和第二ff的输出信号之中的一个，通过第三ff在时钟信号的定时导入并输出其选择结果。也就是说，对输入的数据的值与第一ff的输出信号的值是否相同进行判定，在相同的情况下，选择第一ff的输出信号，另一方面，在两者不一致的情况下，选择第二ff的输出信号。即，在输入的数据的值与从第一ff输出的输出信号的值不同的情况下，产生如下这样的问题：在上述的数据变化禁止期间中数据的值发生变化，在第一ff的输出产生亚稳态。因此，此时，选择第一和第二ff的输出结果之中的第二ff的输出结果，将其经由第三ff输出。现有技术文献专利文献专利文献1：日本特开2009-147869号公报。发明要解决的课题可是，在上述的同步化电路的结构中，当数据的发送源的时钟信号（称为第一时钟信号）的频率比在同步化电路中使用的时钟信号（称为第二时钟信号）高时，存在数据的变化周期比第二时钟信号的周期短的情况。因此，在该情况下，输入的数据的值与第一ff的输出信号的值是否一致的判定结果不管是否产生亚稳态都依赖于输入的数据的值的变化。因此，在数据的发送源的第一时钟信号的频率比第二时钟信号高的情况下，不能使用上述的以往的同步化电路。技术实现要素：因此，本发明的目的在于提供能够在不使起因于亚稳态的问题产生的情况下使用与第一时钟信号非同步且频率不同的第二时钟信号将与该第一时钟信号同步的数据同步化的半导体装置以及数据同步方法。用于解决课题的方案本发明的半导体装置是，一种半导体装置，将与交替地重复第一逻辑值和第二逻辑值的状态的第一时钟信号同步的输入数据与交替地重复所述第一逻辑值和所述第二逻辑值的状态的第二时钟信号同步化，具有：时钟延迟部，生成将所述第二时钟信号延迟规定时间后的信号来作为第一延迟时钟信号，并且，生成将所述第一延迟时钟信号延迟所述规定时间后的信号来作为第二延迟时钟信号；第一同步导入部，在所述第二时钟信号从所述第一逻辑值转变为所述第二逻辑值的定时将所述输入数据导入并得到为第一导入数据；第二同步导入部，在所述第二延迟时钟信号从所述第一逻辑值转变为所述第二逻辑值的定时将所述输入数据导入并得到为第二导入数据；时钟值导入部，将所述第二时钟信号从所述第一逻辑值转变为所述第二逻辑值的时间点处的所述第一时钟信号的值导入为第一时钟值，并且，将所述第一延迟时钟信号从所述第一逻辑值转变为所述第二逻辑值的时间点处的所述第一时钟信号的值导入为第二时钟值；以及输出部，在所述第一时钟值和所述第二时钟值都表示所述第一逻辑值的情况下，输出使用所述第二时钟信号将所述第一导入数据同步化后的数据来作为同步化数据，另一方面，在所述第一时钟值和所述第二时钟值之中的一个或双方表示所述第二逻辑值的情况下，输出使用所述第二时钟信号将所述第二导入数据同步化后的数据来作为所述同步化数据。本发明的数据同步方法是，一种数据同步化方法，将与交替地重复第一逻辑值和第二逻辑值的状态的第一时钟信号同步的输入数据与交替地重复所述第一逻辑值和所述第二逻辑值的状态的第二时钟信号同步化，生成将所述第二时钟信号延迟规定时间后的信号来作为第一延迟时钟信号，并且，生成将所述第一延迟时钟信号延迟所述规定时间后的信号来作为第二延迟时钟信号，在所述第二时钟信号从所述第一逻辑值转变为所述第二逻辑值的定时将所述输入数据导入并得到为第一导入数据，并且，在所述第二延迟时钟信号从所述第一逻辑值转变为所述第二逻辑值的定时将所述输入数据导入并得到为第二导入数据，得到所述第二时钟信号从所述第一逻辑值转变为所述第二逻辑值的时间点处的所述第一时钟信号的值来作为第一时钟值，并且，得到所述第一延迟时钟信号从所述第一逻辑值转变为所述第二逻辑值的时间点处的所述第一时钟信号的值来作为第二时钟值，在所述第一时钟值和所述第二时钟值都表示所述第一逻辑值的情况下，输出使用所述第二时钟信号将所述第一导入数据同步化后的数据来作为同步化数据，另一方面，在所述第一时钟值和所述第二时钟值之中的一个或双方表示所述第二逻辑值的情况下，输出使用所述第二时钟信号将所述第二导入数据同步化后的数据来作为所述同步化数据。发明效果在本发明中，在将与第一时钟信号同步的输入数据与第二时钟信号同步化时，得到第二时钟信号从第一逻辑值转变为第二逻辑值的时间点处的第一时钟信号的值来作为第一时钟值，并且，得到使第二时钟信号延迟规定时间后的第一延迟时钟信号从第一逻辑值转变为第二逻辑值的时间点处的第一时钟信号的值来作为第二时钟值。进而，在第二时钟信号从第一逻辑值转变为第二逻辑值的定时将输入数据导入并将其作为第一导入数据得到，并且，在将第二时钟信号延迟规定时间的2倍的时间后的第二延迟时钟信号从第一逻辑值转变为第二逻辑值的定时将输入数据导入并将其作为第二导入数据得到。此时，在第一时钟值和第二时钟值都表示第一逻辑值的情况下，第一时钟信号从第一逻辑值转变为第二逻辑值的时间点与第二时钟信号从第一逻辑值转变为第二逻辑值的时间点必定分离规定时间以上。也就是说，此时，在根据第二时钟信号导入的上述第一导入数据中未产生亚稳态，因此，作为同步化数据输出将该第一导入数据与第二时钟信号同步后的数据。另一方面，在第一时钟值和第二时钟值之中的一个或双方表示第二逻辑值的情况下，第一时钟信号从第一逻辑值转变为第二逻辑值的时间点与第二延迟时钟信号从第一逻辑值转变为第二逻辑值的时间点必定分离规定时间以上。也就是说，此时，在根据第二延迟时钟信号导入的上述第二导入数据中未产生亚稳态，因此，作为同步化数据输出将根据第二延迟时钟信号导入的上述第二导入数据与第二时钟信号同步后的数据。在此，在本发明中，基于第二时钟信号从第一逻辑值转变为第二逻辑值的时间点处的第一时钟信号的值（第一时钟值）和第一延迟时钟信号从第一逻辑值转变为第二逻辑值的时间点处的第一时钟信号的值（第二时钟值），判定在第一导入数据和第二导入数据之中未产生亚稳态的一个。由此，即使在第一时钟信号的频率与第二时钟信号的频率相比高的情况或低的情况或者相同的情况哪一个情况下都能够取得第一和第二时钟值。因此，不依赖于第一时钟信号的频率和第二时钟信号的频率的高低关系而能够判定在上述的第一导入数据和第二导入数据之中未产生亚稳态的一个。因此，根据本发明，能够在不使起因于亚稳态的问题产生的情况下使用与第一时钟信号非同步且频率不同的第二时钟信号将与该第一时钟信号同步的数据同步化。附图说明图1是概略性地示出包含作为本发明的半导体装置的同步化电路20的无线标签（tag）100的内部结构的框图。图2是示出同步化电路30的内部结构的一个例子的电路图。图3是表示向触发器输入的时钟和数据与建立时间（set-uptime）和保持时间（holdtime）的关系的图。图4是表示同步化时钟信号ck2、延迟同步化时钟信号ck2a和ck2b的一个例子的时间图。图5是表示选择判定电路38的工作的图。图6是表示存储器时钟信号ck1与ck2、ck2a和ck2b各自的上升沿的位置关系的图。图7是示出状态（a）~（n）的每一个的时钟值cl1~cl3与ck2、ck2a和ck2b中的数据导入结果的对应关系的图。图8是示出同步化电路30的内部工作的一个例子的时间图。具体实施方式以下，参照附图并详细地说明本发明的实施例。图1是概略性地示出包含作为本发明的半导体装置的同步化电路20的无线标签100的内部结构的框图。如图1所示，无线标签100包含存储器10、无线通信部20和同步化电路30。存储器10、无线通信部20和同步化电路30被形成于单一的半导体芯片。再有，仅同步化电路30被形成于独立的半导体芯片也可。在存储器10中存储有包含表示无线标签100自身的识别信息或与其用户有关的用户信息等的例如8位的数据。存储器10根据从无线通信部20供给的读出指令读出所存储的8位的数据来作为数据dt，在与存储器时钟信号ck1的上升沿同步的定时将其向同步化电路30供给。再有，存储器时钟信号ck1为交替地重复逻辑值0的状态和逻辑值1的状态的2值的振荡信号。同步化电路30在与同步化时钟信号ck2同步的定时将8位的数据dt导入，将所导入的数据作为8位的同步化数据rdt向无线通信部20供给。再有，同步化时钟信号ck2也与存储器时钟信号ck1同样地为交替地重复逻辑值0的状态和逻辑值1的状态的2值的振荡信号。但是，同步化时钟信号ck2与存储器时钟信号ck1非同步，并且，存储器时钟信号ck1的频率与同步化时钟信号ck2的频率不同。无线通信部20通过对同步化数据rdt实施规定的调制处理来无线发送该同步化数据rdt。图2是示出同步化电路30的内部结构的一个例子的电路图。如图2所示，同步化电路30具有延迟元件31、32、作为1位d型的触发器的ff33~ff35、作为8位d型的触发器的ff36和ff37、选择判定电路38、选择器39、以及作为8位d型的触发器的ff40。再有，ff33~37和40为在时钟信号的上升沿的定时进行数据的导入的边沿触发（edgetrigger）类型的触发器，如图3所示那样规定了建立时间tst和保持时间thd。延迟元件31将如图4所示那样使同步化时钟信号ck2延迟规定的规定时间td后的信号作为延迟同步化时钟信号ck2a生成，并将其向延迟元件32和ff34的时钟端子供给。延迟元件32将使延迟同步化时钟信号ck2a如图4所示那样延迟上述的规定时间td后的信号作为延迟同步化时钟信号ck2b生成，并将其向ff35和37各自的时钟端子供给。再有，规定时间td具有例如图3所示的对建立时间tst加上保持时间thd后的时间长度。ff33在自身的时钟端子接收同步化时钟信号ck2，在数据端子接收存储器时钟信号ck1。ff33在同步化时钟信号ck2的上升沿的定时导入存储器时钟信号ck1的值（逻辑值0或1），将表示该值的时钟值cl1向选择判定电路38供给。ff34在自身的时钟端子接收延迟同步化时钟信号ck2a，在数据端子接收存储器时钟信号ck1。ff34在延迟同步化时钟信号ck2a的上升沿的定时导入存储器时钟信号ck1的值（逻辑值0或1），将表示该值的时钟值cl2向选择判定电路38供给。ff35在自身的时钟端子接收延迟同步化时钟信号ck2b，在数据端子接收存储器时钟信号ck1。ff35在延迟同步化时钟信号ck2b的上升沿的定时导入存储器时钟信号ck1的值（逻辑值0或1），将表示该值的时钟值cl3向选择判定电路38供给。ff36在自身的时钟端子接收同步化时钟信号ck2，在数据端子接收数据dt。再有，数据dt如前述那样为在与存储器时钟信号ck1同步的定时从存储器10读出的8位的数据。ff36在同步化时钟信号ck2的上升沿的定时导入由数据dt表示的8位的量的逻辑值（以后，将该8位的量的逻辑值称为数据值）。然后，ff36将表示导入的数据值的8位的导入数据da向选择器39供给。ff37在自身的时钟端子接收延迟同步化时钟信号ck2b，在数据端子接收数据dt。ff37在延迟同步化时钟信号ck2b的上升沿的定时导入由数据dt表示的数据值。然后，ff37将表示导入的数据值的8位的导入数据db向选择器39供给。选择判定电路38基于上述的时钟值cl1~cl3从导入数据da和导入数据db之中判定未产生亚稳态（metastable）的一个。选择判定电路38基于其判定结果来将选择未产生亚稳态的一个的选择信号sel向选择器39供给。例如，选择判定电路38如图5所示那样在时钟值cl1~cl3之中的cl1和cl2都为逻辑值0的情况下，将导入数据da判定为未产生亚稳态的数据。此时，选择判定电路38将选择导入数据da的逻辑值0的选择信号sel向选择器39供给。另一方面，在时钟值cl1和cl2之中的一个或两者为逻辑值1的情况下，选择判定电路38将导入数据db判定为未产生亚稳态的数据。此时，选择判定电路38将选择导入数据db的逻辑值0的选择信号sel向选择器39供给。选择器39接收导入数据da和导入数据db，在选择信号sel表示逻辑值0的情况下选择导入数据da并向ff40供给。另一方面，在选择信号sel表示逻辑值1的情况下，选择器39从导入数据da和导入数据db之中选择导入数据db并向ff40供给。ff40在同步化时钟信号ck2的下降沿的定时导入由从选择器39供给的导入数据da表示的数据值或由导入数据db表示的数据值。然后，ff40输出表示所导入的数据值的同步化数据rdt。在以下，对由上述的结构构成的同步化电路30中的起因于亚稳态的问题的防止工作进行说明。在同步化电路30中包含延迟元件31、32、ff33~ff35和选择判定电路38，以便在导入数据da和导入数据db之中判定未产生亚稳态的一个。在此，数据dt的值从逻辑值0转变为1或者从逻辑值1转变为0的定时必定为存储器时钟信号ck1的上升沿的时间点。因此，从比存储器时钟信号ck1的上升沿的时间点提前保持时间thd的时间点起到比该上升沿的时间点延后建立时间tst的时间点为止的范围为产生亚稳态的可能性高的亚稳态产生区间。因此，ff33~ff35在根据ck2、ck2a和ck2b的3个时间点导入存储器时钟信号ck1的值。再有，存储器时钟信号ck1与同步化时钟信号ck2非同步，因此，存储器时钟信号ck1与ck2、ck2a和ck2b各自的上升沿的位置关系由图6所示那样的14种状态（a）~（n）表示。因此，例如，在图6所示的状态（a）的情况下，ff33在同步化时钟信号ck2的上升沿的定时导入存储器时钟信号ck1的逻辑值0，如图7所示那样输出表示逻辑值0的时钟值cl1。此外，在该状态（a）的情况下，ff34在延迟同步化时钟信号ck2a的上升沿的定时导入存储器时钟信号ck1的逻辑值0，如图7所示那样输出表示逻辑值0的时钟值cl2。此外，在状态（a）的情况下，ff35在延迟同步化时钟信号ck2b的上升沿的定时导入存储器时钟信号ck1的逻辑值0，如图7所示那样输出表示逻辑值0的时钟值cl3。此外，在图6所示的状态（b）的情况下，ff33在同步化时钟信号ck2的上升沿的定时导入存储器时钟信号ck1的逻辑值0，如图7所示那样输出表示逻辑值0的时钟值cl1。此外，在该状态（b）的情况下，ff34在延迟同步化时钟信号ck2a的上升沿的定时导入存储器时钟信号ck1的逻辑值0，如图7所示那样输出表示逻辑值0的时钟值cl2。此外，在状态（b）的情况下，ff35在延迟同步化时钟信号ck2b的上升沿的定时导入存储器时钟信号ck1的逻辑值0，如图7所示那样输出表示逻辑值0的时钟值cl3。其中，延迟同步化时钟信号ck2b的上升沿的时间点如图6所示那样比存储器时钟信号ck1的上升沿的时间点（电平变化时间点）提前且与该上升沿的时间点未分离保持时间thd以上。因此，此时，产生亚稳态的可能性高，因此，在图6所示的状态（b）的情况下，导入到ff35中的值为虽然为逻辑值0但是也存在为逻辑值1的可能性的不定值。此外，在图6所示的状态（c）的情况下，ff33在同步化时钟信号ck2的上升沿的定时导入存储器时钟信号ck1的逻辑值0，输出表示逻辑值0的时钟值cl1。此外，在该状态（c）的情况下，ff34在延迟同步化时钟信号ck2a的上升沿的定时导入存储器时钟信号ck1的逻辑值0，输出表示逻辑值0的时钟值cl2。此外，在状态（c）的情况下，ff35在延迟同步化时钟信号ck2b的上升沿的定时导入存储器时钟信号ck1的逻辑值1，输出表示逻辑值0的时钟值cl3。其中，延迟同步化时钟信号ck2b的上升沿的时间点如图6所示那样比存储器时钟信号ck1的上升沿的时间点延后且与该上升沿的时间点未分离建立时间tst以上。因此，此时，产生亚稳态的可能性高，因此，在图6所示的状态（c）的情况下，导入到ff35中的值为虽然为逻辑值1但是也存在为逻辑值0的可能性的不定值。图7是示出按照图6所示的状态（a）~（n）的每一个而ff33~ff35所输出的时钟值cl1~cl3的图。再有，如图4所示那样，延迟同步化时钟信号ck2a的上升沿从同步化时钟信号ck2的上升沿起延迟规定的规定时间td，延迟同步化时钟信号ck2b的上升沿从延迟同步化时钟信号ck2a的上升沿起延迟规定时间td。在此，规定时间td具有如前述那样对ff的建立时间tst加上保持时间thd后的时间长度。由此，关于在ck2、ck2a和ck2b各自的上升沿的3个时间点导入的时钟值cl1~cl3，在其中之一为不定值的情况下其他的2个必定为正常值。再有，在图7中，使用成为“1（0）”或“0（1）”的记载表示不定值，使用“0”或“1”表示正常值。在此，当假设在上述的3个时间点（ck2、ck2a、ck2b）导入数据dt时，其导入结果（正常值的导入或不定值的导入）按照状态（a）~（n）的每一个如图7所示那样。再有，在图7中，使用白色圆圈表示正常值的导入，使用黑色圆圈表示不定值的导入。此时，如图7所示那样，在时钟值cl1和cl2都为逻辑值0的情况下，也就是说，在状态（a）~（d）或（n）下，如由使用虚线包围的区域示出那样，必定能够在同步化时钟信号ck2导入数据dt来作为正常值。因此，选择判定电路38将从ff36输出的导入数据da判定为未产生亚稳态的数据。然后，选择判定电路38将选择导入数据da的逻辑值0的选择信号sel向选择器39供给。由此，选择器39将导入数据da向ff40供给。ff40在同步化时钟信号ck2的下降沿的定时导入经由选择器39供给的导入数据da，并将它们作为同步化数据rdt输出。可是，在上述的一个例子中，数据dt为与存储器时钟信号ck1的上升沿同步的信号。因此，在存储器时钟信号ck1的下降沿，数据dt的值不会发生变化。也就是说，如图6所示那样，从比存储器时钟信号ck1的上升沿提前保持时间thd的时间点起到比该ck1的上升沿延后建立时间tst的时间点为止的区间为亚稳态的产生区间。另一方面，在存储器时钟信号ck1的下降沿附近不存在亚稳态的产生区间。因此，如图7所示那样，在状态（i）~（n）下，即使时钟值cl1~cl3之中的1个为不定值，也在上述的3个时间点（ck2、ck2a、ck2b）的全部进行正常值的导入。根据以上的情况，在时钟值cl1和cl2之中的一个或两者为逻辑值1的情况即成为状态（e）~（m）的情况下，如由被点划线包围的区域示出那样，能够利用延迟同步化时钟信号ck2b导入数据dt来作为正常值。因此，此时，选择判定电路38将从ff37输出的导入数据db判定为未产生亚稳态的数据。然后，选择判定电路38将选择导入数据db的逻辑值1的选择信号sel向选择器39供给。由此，选择器39将导入数据db向ff40供给。ff40在同步化时钟信号ck2的下降沿的定时导入经由选择器39供给的导入数据db，将它们作为同步化数据rdt输出。图8是示出图2所示的同步化电路30的工作的一个例子的时间图。在图8所示的一个例子中，由数据dt表示的数据值在存储器时钟信号ck1的上升沿的定时从数据值“y1”转变为数据值“y2”。此外，在图8所示的一个例子中，存储器时钟信号ck1与ck2、ck2a和ck2b各自的上升沿的位置关系为图6所示的状态（e）。此时，当接收数据dt时，同步化电路30的ff36在同步化时钟信号ck2的上升沿的定时导入由数据dt表示的数据值“y1”，将表示该数据值“y1”的导入数据da向选择器39供给。同步化电路30的ff37在延迟同步化时钟信号ck2b的上升沿的定时导入由数据dt表示的数据值“y2”数据dt，将表示该数据值“y2”的导入数据db向选择器39供给。ff33在同步化时钟信号ck2的上升沿的定时导入存储器时钟信号ck1的逻辑值0，将表示逻辑值0的时钟值cl1向选择判定电路38供给。ff34在延迟同步化时钟信号ck2的上升沿的定时导入存储器时钟信号ck1的逻辑值1，将表示逻辑值1的时钟值cl2向选择判定电路38供给。ff35在延迟同步化时钟信号ck2a的上升沿的定时导入存储器时钟信号ck1的逻辑值1，将表示逻辑值1的时钟值cl3向选择判定电路38供给。因此，判定选择电路38基于表示逻辑值0的时钟值cl1、表示逻辑值1的时钟值cl2和cl3，如图5所示那样将表示逻辑值1的选择信号sel向选择器39供给。由此，选择器39将表示数据值“y2”的导入数据db向ff40供给。ff40在同步化时钟信号ck2的下降沿的定时导入表示数据值“y2”的导入数据db，输出表示该数据值“y2”的同步化数据rdt。再有，在图8所示的一个例子中，存储器时钟信号ck1与ck2、ck2a和ck2b各自的上升沿的位置关系为图6所示的状态（e），但是，在例如为图6所示的状态（c）的情况下，选择判定电路38将表示逻辑值0的选择信号sel向选择器39供给。由此，选择器39将表示数据值“y1”的导入数据da向ff40供给。因此，在同步化电路30中，即使存储器时钟信号ck1和同步化时钟信号ck2的上升沿彼此重叠，在上述的数据值（y1）和数据值（y2）之中未受到亚稳态的影响的一个也被同步化时钟信号ck2同步化。因此，根据同步化电路30，保证在由同步化数据rdt表示的数据值中不包含起因于亚稳态的不定值。此外，在同步化电路30中，即使在导入数据dt的ff36和ff37之中的一个中产生亚稳态，由同步化数据rdt表示的数据值也为存储器时钟信号ck1的上升沿稍前的数据值（y1）或稍后的数据值（y2）。因此，不会产生由于亚稳态的影响而例如8位数据的最上位位从逻辑值0转变为1或者从逻辑值1转变为0而该数据值大幅度地发生变化这样的问题。由此，由同步化数据rdt表示的数据值不会成为在系统中不可使用的无效值（invalidvalue），因此，不需要在使用该同步化数据rdt的后级的装置中设置对数据的有效性进行判断的电路。此外，在同步化电路30中，基于在2个时间点（ck2、ck2a）导入存储器时钟信号ck1而得到的时钟值cl1和cl2，从根据ck2导入的数据（da）和根据ck2b导入的数据（db）之中判定未产生亚稳态的一个。此时，ck2a为将ck2延迟合计了ff的保持时间（thd）和建立时间（tst）的规定时间td后的信号。因此，即使在存储器时钟信号ck1的频率与同步化时钟信号ck2的频率相比高的情况或低的情况或者相同的情况哪一个情况下，都能够取得时钟值cl1和cl2。因此，能够在不依赖于存储器时钟信号ck1和同步化时钟信号ck2各自的频率的情况下从根据同步化时钟信号ck2导入的数据（da）和根据ck2b导入的数据（db）之中判定未产生亚稳态的一个。进而，即使在根据ck2b导入的数据（db）被选择的情况下，其延迟时间相对于同步化时钟信号ck2的上升沿也仅为2·（tst+thd），因此，能够抑制同步化电路30中的输出延迟。如以上那样，根据同步化电路30，能够抑制输出延迟且在不产生起因于亚稳态的数据不定值的状态的情况下使用与存储器时钟信号ck1非同步且频率不同的同步化时钟信号ck2将与该存储器时钟信号ck1同步的8位的数据dt同步化。再有，在上述实施例中，ff40在同步化时钟信号ck2的下降沿的定时导入从选择器39供给的导入数据da或导入数据db并将其作为同步化数据rdt输出。可是，ff40在同步化时钟信号ck2的上升沿的定时导入从选择器39供给的数据（da或db），将其作为同步化数据rdt输出也可。此外，在上述实施例中，同步化电路30使与存储器时钟信号ck1同步地从存储器10读出的8位的数据dt与同步化时钟信号ck2同步。可是，成为同步化的对象的数据并不限于从存储器读出的数据，其位数也并不限定于8位。此外，在上述实施例中，使延迟元件31和32各自中的延迟时间即规定时间td为对ff的建立时间tst加上保持时间thd后的时间（tst+thd），但是，也可以使建立时间tst自身为规定时间td。此外，作为该规定时间td，也可以为对时间（tst+thd）加上规定的余裕后的时间或者该时间（tst+thd）的t倍（t为1以上的整数）的时间即时间（tst+thd）以上。此外，在上述实施例中，作为ff33~ff37，使用在时钟信号的上升沿的定时即时钟信号的值从逻辑值0转变为逻辑值1的时间点导入数据的、所谓的上升沿（positive-edge）触发型的触发器。可是，作为ff33~ff37，也可以采用在时钟信号的下降沿的定时即时钟信号的值从逻辑值1转变为逻辑值0的时间点进行数据的导入的、所谓的下降沿（negativeedge）触发型的触发器。此外，在图2所示的实施例中，作为ff33~ff37而采用触发器，但是，只要为能够进行与所输入的时钟信号同步地导入数据并输出的同步导入工作的元件，则并不限定于触发器。此外，也可以使用1个块构成图2所示的选择判定电路38、选择器39和ff40。总之，作为将与交替地重复第一和第二逻辑值（0、1）的状态的第一时钟信号（ck1）同步的输入数据（dt）与交替地重复第一和第二逻辑值的状态的第二时钟信号（ck2）同步化的同步化电路（30），只要具有以下的时钟延迟部、第一和第二同步导入部、时钟值导入部和输出部即可。时钟延迟部（31、32）生成将第二时钟信号延迟规定时间（tst+thd）后的信号来作为第一延迟时钟信号（ck2a），并且，生成将该第一延迟时钟信号延迟规定时间后的信号来作为第二延迟时钟信号（ck2b）。第一同步导入部（36）在第二时钟信号从第一逻辑值（例如0）转变为第二逻辑值（例如1）的定时将输入数据导入并得到为第一导入数据（da）。第二同步导入部（37）在第二延迟时钟信号从第一逻辑值（例如0）转变为第二逻辑值（例如1）的定时将输入数据导入并得到为第二导入数据（db）。时钟值导入部（33、34）将第二时钟信号从第一逻辑值转变为第二逻辑值的时间点处的第一时钟信号的值导入为第一时钟值（cl1），将第一延迟时钟信号从第一逻辑值转变为第二逻辑值的时间点处的第一时钟信号的值导入为第二时钟值（cl2）。输出部（38~40）在第一时钟值和第二时钟值都表示第一逻辑值（例如0）的情况下输出使用第二时钟信号将第一导入数据（da）同步化后的数据来作为同步化数据（rdt）。另一方面，在第一时钟值和第二时钟值之中的一个或双方表示第二逻辑值的情况下，输出部输出使用第二时钟信号将第二导入数据（db）同步化后的数据来作为同步化数据（rdt）。附图标记的说明30同步化电路31、32延迟元件33~37、40触发器（ff）38选择判定电路39选择器100无线标签。当前第1页12当前第1页12